[发明专利]一种CPU与FPGA交互确认的方法和装置

说明书

本申请供一种CPU与FPGA交互确认的方法，所述方法包括：FPGA向CPU申请能够进行DMA(Direct Memory Access，直接内存存取)操作的内存，将所述内存的物理地址通知FPGA；CPU清空所述内存，向FPGA写入用于数据管理的结构信息；FPGA响应CPU的访问请求处理完成后，将处理结果按照所述结构信息，根据所述物理地址通过DMA方式写入所述内存中；CPU发送访问请求后，检测所述内存，根据其中内容完成交互确认，本申请通过更加可靠的内存访问，提高了系统的稳定性和可靠性，还减少了CPU与FPGA之间的数据交互，通过访问内存的方式，缩短了状态确认的时间，提高了CPU的效率。

技术领域

本申请涉及网络通信技术领域，特别设计一种CPU与FPGA(Field-ProgrammableGate Array，现场可编程门阵列)交互确认的方法和装置。

背景技术

近些年来，IT电子技术飞速发展，各类可编程芯片层出不穷，其中以FPGA最为典型，无论是在卫星通信与地面通信领域，还是在自动化控制领域，FPGA都得到了广泛的应用。FPGA(Field-Programmable Gate Array，现场可编程门阵列)是在PAL,GAL,CPLD等可编程器件基础上进一步发展的产物，作为ASIC(专用集成电路)领域中的一种半定制电路而出现，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。因为FPGA的可编程特性，对于产品的升级换代提供了方便之门，越来越多的产品中使用FPGA替代了传统的单一功能的器件，于是CPU与FPGA之间交互的稳定和高效变得尤为重要。CPU和FPGA之间实现稳定高效的数据交互是保证系统稳定运行的重要前提。

通常一个板上的FPGA都会有大量业务要处理。那么CPU就需要与其进行多次的交互，包括访问其寄存器或存储空间等，就需要反复执行确认流程。由于通过访问PCIE MEM空间的方式来轮询状态，外部总线pcie(peripheral component interconnect express，高速串行点对点双通道高带宽传输)的速率正常x1为2.5G速率，相比CPU的运行速度来说还是差很多，所以会很大程度降低CPU处理能力，以及CPU处理事物的实时性。同时pcie的总线是共享的，如果CPU不停读取pcie mem的空间，在一定超时时间内没有收到回读的TLP包，CPU会发生错误，由此可能会死机。影响系统稳定性。

发明内容

有鉴于此，本申请提供一种CPU与FPGA交互确认的方法和装置，能够提高CPU与FPGA交互的效率，不需要通过读取pcie mem空间的完成确认信息来检查完成，提高访问效率和稳定性。

具体地，本申请是通过如下技术方案实现的：

一种CPU与FPGA交互确认的方法，所述方法包括：

FPGA向CPU申请能够进行DMA操作的内存，将所述内存的物理地址通知FPGA；

CPU清空所述内存，向FPGA写入用于数据管理的结构信息；

FPGA响应CPU的访问请求处理完成后，将处理结果按照所述结构信息，根据所述物理地址通过DMA方式写入所述内存中；

CPU发送访问请求后，检测所述内存，根据其中内容完成交互确认。

其中，所述将所述内存的物理地址通知FPGA，具体为：

将所述内存的虚拟地址转化为物理地址，将所述物理地址写入FPGA的pcie mem空间。

其中，所述用于数据管理的结构信息中包括：要访问的寄存器的地址、和读写表示信息、和写入的值或读取的值。

其中，所述CPU发送访问请求后，检测所述内存，根据其中内容完成交互确认，具体为：