[发明专利]小数分频器中通过规避频点来减小整数边界杂散的方法

说明书

本发明公开了一种小数分频器中通过规避频点来减小整数边界杂散的方法。本发明小数分频器中通过规避频点来减小整数边界杂散的方法，包括：小数分频器PLL的输出表示如下公式：其中N:小数分频器整数部分；F_num：小数分频器分子部分；F_den：小数分频器分母部分；f_pd:鉴相频率。本发明的有益效果：适用于二次变频系统中，通过同时改变本振1和本振2频率使之偏移量处于PLL的环路带宽外，来达到减小杂散，提高系统性能的方法。

技术领域

本发明涉及数字领域，具体涉及一种小数分频器中通过规避频点来减小整数边界杂散的方法。

背景技术

分频器是一种应用十分广泛的电路,其功能是对较高频率的信号分频,以得到所需要的低频信号。实际应用中,所需要的分频系数可能为整数或小数。整数分频的实现比较简单,可采用计数器芯片或用可编程逻辑器件设计

现代电子系统设计中,数字电子系统所占的比例越来越大,现代电子系统发展的趋势是数字化和集成化。而在数字系统中,时钟是各模块协同工作的根本保障,特别是时序数字系统,没有时钟根本无从工作。在数字系统设计中,经常需要对基准时钟进行不同倍数的分频而得到各模块所需的时钟频率,分频器是数字系统设计中最常见的基本电路之一。数字分频器一般有两类:一类是脉冲波形均匀分布的分频器,即常规分频器；另一类是脉冲波形不均匀分布的分频器。常规分频器一般只能进行整数倍分频,且分频倍数须为偶数。但在某些场合,时钟源与所需的频率不成偶数倍数关系,此时就需要波形不均匀的分频器,这种分频器除可进行整数倍分频外,还能进行小数倍分频,从而可以得到相对连续的频率输出,可应用于很多数字系统中,如直接数字频率合成中输出波形的频率控制以及步进电机中转速的控制等。

传统技术存在以下技术问题：

当使用集成Δ–Σ小数分频器的PLL中的小数分频功能时，会遇到整数边界杂散的问题：即当生成的频率靠近鉴相频率fpd的整数倍和二分之一整数倍时，主信号频谱两边会有杂散信号产生，由于杂散信号在PLL的环路带宽内，因此很难去除。

发明内容

本发明要解决的技术问题是提供一种小数分频器中通过规避频点来减小整数边界杂散的方法。

为了解决上述技术问题，本发明提供了一种小数分频器中通过规避频点来减小整数边界杂散的方法，包括：小数分频器PLL的输出表示如下公式：

其中

N:小数分频器整数部分；

F_num：小数分频器分子部分；

F_den：小数分频器分母部分；

f_pd:鉴相频率；

方法步骤如下：

根据选择Fpd和Fden确定频率偏移量foffset，再将foffset转换成分子部分的变化值F_num-offset；其中

假设第一级本振(LO1)为固定本振，第二级本振(LO2)为调谐本振；此时当LO2小数部分的频率处于fpd/2，fpd附近时；即Fnum＝1，Fnum＝Fden /2，Fnum＝Fden-1附近时杂散最大；由此可以设定判决门限:

F_num≤F_num-offset (3)

(F_den-F_num-offset)≤F_num＜F_den (6)