[发明专利]一种并行静态存储器地址线断路测试方法

说明书

本发明提供了一种并行静态存储器地址线断路测试方法，设并行静态存储器有m根地址线，n根数据线，则地址线从高位到低位表示为A_m‑1～A₀，数据线从高位到低位表示为D_n‑1～D₀；测试m根地址线时，先向十进制地址分别按顺序写入十进制数；然后再读出相应数据；分别将相同地址的写入数据与读出数据相减，如结果全为0，则地址线无断路现象；否则，找出所有写入数据与读出数据相减值不为0的地址，如有k个地址，就有k根地址线断路，相减值不为0的地址的原写入数据十进制值i是多少，就表示A_i号地址线断路。本发明比目前已知方法节省近三分之一的时间，有效缩短了测试时间，提高了工作效率。

技术领域

本发明涉及一种SRAM的测试方法。

背景技术

近年来，随着计算机技术、集成电路技术的飞速发展，板卡中大量使用基于BGA、QFP封装的高密度存储器件。并行静态存储器(SRAM)以其集成度高、制造成本低、使用方便等诸多优点广泛地应用于电子装备，这些芯片在出厂时均会进行严格的性能测试，但在电装过程中容易受引脚氧化、电装工艺等原因造成器件引脚虚焊，以及工作在环境恶劣的出现引脚开裂等问题。

并行静态存储器(SRAM)接口主要由控制线、数据线和地址线组成，其中数据线和地址线数量多，故障概率大。常规的目视、X光、智能图像识别等检验手段容易判断存储器引脚搭接、短路现象，但虚焊、开裂等断路现象上述手段难以判断、定位，一般须通过对存储器进行读写测试来判断。数据线断路很容易定位，一般采用“全0”、“全1”法，即同一地址先写“全0”，读出后，再写入“全1”，读出，判断两次数据的二进制数，哪一位相同，则该位数据线断路。但上述方法不适合用于地址线判断，所需的时间开销太大。

据查阅公开的文献资料，目前，李刚等人在《51系列单片机系统设计与应用技巧》中给出了一种测试系统RAM的方法，该方法是分两步来检查，先后向整个数据区分别送“全0”、“全1”，再先后读出比较，若不一样，则说明出错。由于该方法使用对分组数据块的累加和校验，因此需要CPU和RAM之间进行大量的数据传递，RAM自检所需的时间开销非常大。陈卫兵等人在《单片机系统RAM自检的改进方法》中提出一种“逐线扫描法”判断存储器地址线断路用时较短，每检测一根地址线只对RAM进行了2次写和1次读，即判断n位地址线，需要写2n次，读n次。虽然此方法已大为缩减检测时间，但仍有待进一步提高检测效率。

发明内容

为了克服现有技术的不足，本发明提供一种并行静态存储器(SRAM)地址线断路检测方法，能够提高效率，更加快速判断存储器地址线断路。

本发明解决其技术问题所采用的技术方案是：设并行静态存储器有m根地址线，n根数据线，则地址线从高位到低位表示为A_m-1～A₀，数据线从高位到低位表示为D_n-1～D₀；测试m根地址线时，先向十进制地址2⁰、2¹、2²、2³……2^m-2、2^m-1、0分别按顺序写入十进制数0、1、2、3……、m-2、m-1、m；然后再从地址2⁰、2¹、2²、2³……2^m-2、2^m-1、0中读出相应数据；分别将相同地址的写入数据与读出数据相减，如结果全为0，则地址线无断路现象；否则，找出所有写入数据与读出数据相减值不为0的地址，如有k个地址，就有k根地址线断路，这些相减值不为0的地址的原写入数据十进制值i是多少，就表示A_i号地址线断路。