[发明专利]非易失性三维半导体存储器的双向栅电极及其制备方法

说明书

本发明公开了一种非易失性三维半导体存储器的双向栅电极及其制备方法，所述双向栅电极包括：位于下部的呈阶梯分布的m行n列向下栅电极单元阵列和位于上部的呈阶梯分布的m行n列向上栅电极单元阵列，每个向下栅电极单元和向上栅电极单元均为柱状结构；同一列向下栅电极单元上表面与同一控制栅层连接，下表面与同一下字线连接；同一列向上栅电极单元下表面与同一控制栅层连接，上表面与同一上字线连接；本发明的双向栅电极结构通过将超高层堆叠的控制栅层和栅电极分为上下两个部分，减小了需要刻蚀的孔洞深度，降低了超深孔刻蚀的工艺难度；同时减小了芯片面积，增强了非易失性三维半导体存储器的散热效果。

技术领域

本发明属于微电子器件技术领域，更具体地，涉及一种非易失性三维半导体存储器的双向栅电极及其制备方法。

背景技术

为了满足高效及廉价的微电子产业的发展，半导体存储器需要具有更高的集成密度。高密度对于半导体产品成本的降低至关重要，对于传统的二维及平面半导体存储器，它们的集成密度主要取决于单个存储器件所占的单位面积，集成度非常依赖于掩膜工艺的好坏。但是，即使不断用昂贵的工艺设备来提高掩膜工艺精度，集成密度的提升依旧是非常有限的，尤其是随着摩尔定律的发展，在22nm工艺节点以下，平面半导体存储器面临各类尺寸效应以及散热等问题。

作为克服这种二维极限的替代，三维半导体存储器被提出。三维半导体存储器，可以利用更低制造成本的工艺得到高可靠性的器件性能。在三维NAND(not and，非并)型存储器中，BiCS(Bit Cost Scalable)被认为是一种可以减少每一位单位面积的三维非易失性存储器技术。此项技术通过通孔和拴柱的设计来实现，并且首次发布在2007年的VLSI技术摘要年会中。非易失性半导体存储器采用BiCS技术后，不仅使得此存储器具有三维结构，也使得数据存储位的减少与层架的堆叠层数成正比。但随着堆叠层数的不断上升，器件设计中仍有许多问题需要解决。

其中存在的问题主要体现在如何将存储单元同驱动电路相兼容。在 BiCS的存储器中，尽管存储单元阵列被设计为三维结构，但是外围电路的设计仍然保持传统的二维结构设计，因此在具有BiCS的三维NAND存储器中，需通过设计台阶状的控制栅层连接栅电极和堆叠的存储单元，再制备连接栅层和字线的栅电极结构。而随着堆叠层数不断升高，此阶梯状栅层会耗费大量面积，而已有的改进垂直栅电极在堆叠层数继续增加到一定程度后会面临更为严峻的超深孔刻蚀和填充问题。此外垂直栅结构在进行读写过程中，存储单元的串扰问题相对严重，并且随着存储层数和单元密度的增加串扰问题更为显著，因而已有的各种栅电极并不适用于具有超高层堆叠的三维NAND存储器。

发明内容

针对现有技术的缺陷，本发明的目的在于提供一种非易失性三维半导体存储器的双向栅电极及其制备方法，旨在解决现有技术中堆叠层数增加到一定数量后出现的面积耗散、超深孔刻蚀和填充以及热串扰问题。

为实现上述目的，本发明一方面提供了一种非易失性三维半导体存储器的双向栅电极的制备方法，包括：

(1)制备向下栅电极单元阵列；

(1.1)通过电化学模板工艺，在已经制备好字线和位线的衬底上形成单通的多孔氧化铝模板；

(1.2)通过沉积导电材料，在所述多孔氧化铝模板的孔壁间形成向下栅电极单元；

(1.3)去掉所述多孔氧化铝模板，形成从矮到高呈阶梯分布的m行n 列向下栅电极单元阵列，且同一字线上的m个向下栅电极单元高度相同；n 为字线的个数，m为同一字线上对应的所述多孔氧化铝模板的孔数，m、n 均为正整数，i＝1，2，……，n-1；

(2)制备第一层控制栅层并与最矮的向下栅电极单元连接；

(2.1)在所述向下栅电极单元阵列上，通过沉积绝缘材料直至覆盖住最高的向下栅电极单元后形成绝缘层，通过CMP平整所述绝缘层上表面；