[发明专利]一种绝缘体上硅材料及其抗总剂量辐射的加固方法

说明书

本发明公开一种绝缘体上硅材料及其抗总剂量辐射的加固方法，方法包括：在第一半导体衬底上制备第一介质埋层，在第二半导体衬底上制备第二介质埋层；在第一介质埋层上制备高k介质层；叠加连接所述高k介质层和所述第二介质埋层，形成绝缘体上硅材料。本发明通过提供一种绝缘体上硅材料及其抗总剂量辐射的加固方法，在实现辐射加固的同时，也避免了顶层半导体材料的损伤。

技术领域

本发明涉及半导体工艺技术领域，尤其涉及一种绝缘体上硅材料及其抗总剂量辐射的加固方法。

背景技术

基于绝缘体上硅(SOI)技术的集成电路，相比于体硅集成电路，具有功耗低、速度快、耐高温、抗闩锁等优点，因而得到广泛应用。SOI电路的优势来源于SOI材料埋绝缘层将顶层器件与衬底完全隔离的独特结构。特别是埋层的存在减小了器件在单粒子辐射环境下的敏感体积，显著增强了电路抗单粒子事件翻转(SEU)的能力，使SOI材料成为制作高可靠辐射加固电路的首选材料。然而，埋层的存在却使SOI电路对总剂量辐射更敏感。因为在SOI场效应晶体管(MOSFET)中，作为背栅的埋层引入了一个寄生背沟道。在总剂量辐射环境下，当辐射导致的埋层内被陷电荷的净积累达到一定程度时，寄生背沟道将会开启，导致SOI电路泄漏电流增大，功耗上升，甚至功能失效。其中，埋层净的正电荷积累将会导致n沟道MOSFET的背沟开启；埋层净的负电荷积累将会导致p沟道MOSFET的背沟开启。另外，相对于部分耗尽(PD)SOI 工艺电路，全耗尽(FD)SOI电路具有更为优异的电学性能和更为出色的抗 SEU能力。但因FD SOI MOSFET中存在正、背栅晶体管间的电耦合，致使埋层的总剂量辐射损伤可对正栅晶体管的电特性产生明显影响。所以，与PD SOI MOSFET相比，FD SOIMOSFET对总剂量辐射的敏感程度更高，尤其对于小尺寸FD SOI MOSFET，因其阈值电压相对较低，较小的阈值漂移就可能导致器件电性能的显著退化。因此，为提高SOI器件及电路的抗总剂量辐射能力，对使用的SOI材料进行辐射加固是非常必要的。

目前，商用SOI材料的埋绝缘层为单一的二氧化硅介质层。由于受制备工艺的影响，埋氧化层内通常含有大量的空穴陷阱，导致埋层中将会因辐射而产生较高密度的净正电荷积累。为抑制辐射环境下埋氧化层中的被陷电荷净积累，通常的做法是采用离子注入工艺，将一定剂量的杂质元素，例如Si、N、 F等，注入到埋层内部对材料进行改性，通过在埋层中引入与杂质元素相关的电子陷阱来抵消空穴陷阱的作用，以达到对SOI材料辐射加固的目的。此种以借助离子注入工艺对材料埋层进行掺杂改性为技术特征的加固方式，由于选取的杂质元素是通过SOI材料的顶层硅膜注入到埋层中进行改性掺杂，不可避免地会对SOI材料的顶层硅造成注入损伤，将直接影响在顶层硅中制备出的SOI 器件及电路的电学特性。特别对于小尺寸器件及高密度集成电路制造来说，为保证芯片质量，保持顶层硅膜的晶格完整性是前提条件。

可见，对于先进工艺节点下的SOI器件与电路的总剂量辐射加固来说，寻求一种顶层硅膜无损伤的SOI材料辐射加固方法是非常必要的，急需进行研究改善。

发明内容

本发明通过提供一种绝缘体上硅材料及其抗总剂量辐射的加固方法，在实现辐射加固的同时，也避免了顶层半导体硅材料的损伤。

一方面，本申请提供了一种绝缘体上硅(SOI)材料的抗总剂量辐射加固方法，包括：

在第一半导体衬底上制备第一介质埋层，在第二半导体衬底上制备第二介质埋层；

在第一介质埋层或第二介质埋层上制备高k介质埋层；这里高k介质是指具有高于两倍二氧化硅相对介电常数的介质材料，即相对介电常数大于7.8的绝缘介质材料；

将所述高k介质层和所述第二或第一介质埋层叠加键合，形成具有多介质层复合结构埋层的绝缘体上硅(SOI)材料。