[发明专利]用于可配置空间加速器中的多播的设备、方法和系统

权利要求书

1.一种设备，其包括：

经由数据路径耦合到第二处理元件的第一输入缓冲器和第三处理元件的第二输入缓冲器的第一处理元件的第一输出缓冲器，所述数据路径将当在所述第一处理元件的所述第一输出缓冲器中接收到数据流令牌时将所述数据流令牌发送到所述第二处理元件的所述第一输入缓冲器和所述第三处理元件的所述第二输入缓冲器；

从所述第二处理元件的所述第一输入缓冲器到所述第一处理元件以向所述第一处理元件指示储存器何时在所述第二处理元件的所述第一输入缓冲器中不可用的第一反压路径；

从所述第三处理元件的所述第二输入缓冲器到所述第一处理元件以向所述第一处理元件指示储存器何时在所述第三处理元件的所述第二输入缓冲器中不可用的第二反压路径；

从所述第二处理元件的所述第一输入缓冲器到所述第一处理元件以向所述第一处理元件指示所述数据流令牌何时将被存储在所述第二处理元件的所述第一输入缓冲器中的第一推测路径；以及

所述第一处理元件的调度器，其用于：

为了所述数据流令牌的第一传输尝试而在所述第一反压路径和所述第二反压路径指示储存器可用于所述第一传输尝试时使所述数据流令牌从所述第一处理元件的所述第一输出缓冲器中出队，以及

当所述第一反压路径指示了储存器在所述第一输入缓冲器中不可用于所述数据流令牌的所述第一传输尝试并且所述第二反压路径指示了储存器在所述第二输入缓冲器中可用于所述数据流令牌的所述第一传输尝试时，为了所述数据流令牌的第二传输尝试而在所述第一推测路径指示所述数据流令牌将被存储在所述第二处理元件的所述第一输入缓冲器中时使所述数据流令牌从所述第一处理元件的所述第一输出缓冲器中出队。

2.根据权利要求1所述的设备，还包括从所述第三处理元件的所述第二输入缓冲器到所述第一处理元件以向所述第一处理元件指示所述数据流令牌何时将被存储在所述第三处理元件的所述第二输入缓冲器中的第二推测路径，其中，所述第一处理元件的所述调度器将在所述第一反压路径和所述第二反压路径两者都指示了储存器不可用于所述数据流令牌的所述第一传输尝试时，为了所述数据流令牌的第二传输尝试而在所述第一推测路径指示所述数据流令牌将被存储在所述第二处理元件的所述第一输入缓冲器中并且所述第二推测路径指示所述数据流令牌将被存储在所述第三处理元件的所述第二输入缓冲器中时使所述数据流令牌从所述第一处理元件的所述第一输出缓冲器中出队。

3.根据权利要求2所述的设备，其中，当所述数据流令牌被存储在所述第二处理元件的所述第一输入缓冲器中时，所述第二处理元件将在所述第二处理元件的储存器中设置接受比特。

4.根据权利要求3所述的设备，其中，在所述数据流令牌被从所述第一处理元件的所述第一输出缓冲器中出队之后所述第一处理元件的所述调度器将在所述第二处理元件的所述储存器中清除所述接受比特。

5.根据权利要求3所述的设备，其中，从所述第二处理元件的所述第一输入缓冲器起的所述第一推测路径包括第一逻辑门，其中第一输入端耦合到所述第一反压路径并且第二输入端耦合到所述接受比特的所述第二处理元件的所述储存器以从所述第二处理元件向所述第一处理元件的所述调度器输出推测值。

6.根据权利要求5所述的设备，其中，从所述第三处理元件的所述第二输入缓冲器起的所述第二推测路径包括第二逻辑门，其中第一输入端耦合到所述第二反压路径并且第二输入端耦合到所述接受比特的所述第三处理元件的储存器以从所述第三处理元件向所述第一处理元件的所述调度器输出推测值。

7.根据权利要求3所述的设备，其中，在所述第二处理元件的所述储存器中设置所述接受比特不停止所述第二处理元件对所述第一输入缓冲器中的所述数据流令牌的执行。