[发明专利]基于UVM验证平台的验证方法和装置有效

专利信息
申请号: 201811634217.2 申请日: 2018-12-29
公开(公告)号: CN109726476B 公开(公告)日: 2023-03-24
发明(设计)人: 张代生 申请(专利权)人: 杭州迪普科技股份有限公司
主分类号: G06F30/3308 分类号: G06F30/3308
代理公司: 北京博思佳知识产权代理有限公司 11415 代理人: 林祥
地址: 310051 浙江省杭*** 国省代码: 浙江;33
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摘要:
搜索关键词: 基于 uvm 验证 平台 方法 装置
【说明书】:

本申请供一种基于UVM验证平台的验证方法及装置,所述方法包括:获取与被验设计DUT对应的事务Transaction集合,所述Transaction集合中的每个Transaction包括多个预设变量及其对应的赋值;将所述Transaction集合中的各个Transaction依次添加到所述UVM验证平台的对应的Transaction组件中,以使所述UVM验证平台的各个Transaction组件接收到Transaction后,通过对应的序列Sequence组件和环境Environment组件传入DUT进行验证;从所述UVM验证平台获取所述DUT的验证结果。应用本申请的实施例,可以大大减少设计人员的工作量,节约大量的人力资源,并且验证效率比较高。

技术领域

本申请涉及芯片验证技术领域,特别设计一种基于通用验证方法学(UniversalVerification Methodology,UVM)验证平台的验证方法和装置。

背景技术

随着集成电路的发展,芯片的功能越来越复杂,芯片设计的规模也越来越大,流片费用昂贵,因此芯片设计对验证的要求也越来越高。全面、高效的功能验证对芯片的成功开发具有重要意义。为了进行验证工作,出现了商用的硬件验证语言。目前主流的验证语言是SystemVerilog,使用SystemVerilog能够搭建验证平台,但是如何搭建验证平台缺乏统一的标准。

为了规范验证平台的搭建,在电子设计自动化(Electronic Design Automation,EDA)厂商和用户之间建立一个统一的原则,Accellera提出了通用验证方法学(UniversalVerification Methodology,UVM)标准,并得到了Mentor、Cadence和Synopsys三大厂商的支持。UVM是一个以SystemVerilog类库为主体的验证平台开发框架,验证工程师可以利用其可重构组件构建具有标准层次结构和接口的功能验证环境。

UVM验证平台结构如图1所示,通常被验设计(Design Under Test,DUT)的每一组输入输出接口需要一个测试(Test)项目,每个Test项目包括环境(Environment)组件、事务(Transaction)组件和序列组(Sequence)组件,Transaction组件根据传递信息的协议,定义与该协议各字段对应的变量。每个Environment组件有一组与之对应的Transacion组件,在这组Transaction中,一般有一个Transaction作为其他Transaction的父类。验证平台启动后,Sequence组件会对Trancstion中各个变量的进行赋值或约束,再由Environment组件将其传入DUT。

使用UVM进行验证工作,通常采用基于案件(Case)管理的方式,根据DUT的功能提取出关键的特性,每个Case针对其中的一种或几种特性进行验证。如图1所示,如果想验证不同的特性,可以在验证平台的各个Test中添加不同的Case,完成验证工作。

现有技术方案中,如果DUT的功能有改动,需要建立新的Case,根据实际情况,可能还需要对Environment组件、Transaction组件、Sequence组件进行新建或修改。以网络设备的DUT为例,如果原来该设备只能处理IPV4格式的报文,现在修改为可以处理IPV4和IPV6格式的报文,需要建立与IPV6报文对应的Case,建立新的与IPV6格式对应的Transaction组件,新的能够处理该Transaction组件的Sequence组件,以及能够接收并传输该Transaction组件的Environment组件。

上述基于UVM验证平台的验证方法中,针对不同的DUT需要重新编写新的Case,还需要对UVM验证平台的Environment组件、Transaction组件、Sequence组件进行新建或修改,这就会大大增加设计人员的工作量,浪费大量的人力资源,并且验证效率比较低。

发明内容

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