[发明专利]一种触发器、触发器电路控制方法、芯片及电子设备

说明书

本发明实施例提供一种触发器、触发器电路控制方法、芯片及电子设备，该触发器包括：预放电输入电路和输出锁存电路；输出锁存电路连接于所述预放电输入电路的第一数据节点；所述预放电输入电路用于，在触发器写第一状态的数据信号时，若时钟信号为高电平，至少将第一数据节点放电到低电平，以使所述输出锁存电路锁存第一状态的前一反相输出数据信号；及在时钟信号为低电平时，在第一数据节点锁存第二状态的数据信号；第一状态与第二状态逻辑相反；所述输出锁存电路用于，在时钟信号为高电平时，锁存第一状态的前一反相输出数据信号，在时钟信号为低电平时，将第一数据节点锁存的第二状态的数据信号进行输出。本发明实施例可提升触发器的速度。

技术领域

本发明实施例涉及电路技术领域，具体涉及一种触发器、触发器电路控制方法、芯片及电子设备。

背景技术

触发器(Flip-Flop)是芯片中的基本功能电路单元；在芯片中，组合逻辑在触发器之间产生特定的功能，然后通过时钟信号控制触发器传输数据和保持数据，从而大量的组合逻辑和触发器可形成芯片中特定功能的电路。

目前芯片的数据处理量越来越大，而大量的数据处理需要芯片具有更高的运算速度，这就对触发器的速度提出了越来越高的要求；因此，如何提升触发器的速度成为了本领域技术人员亟需解决的问题。

发明内容

有鉴于此，本发明实施例提供一种触发器、触发器电路控制方法、芯片及电子设备，以提升触发器的速度。

为实现上述目的，本发明实施例提供如下技术方案：

一种触发器，包括：预放电输入电路和输出锁存电路；所述输出锁存电路连接于所述预放电输入电路的第一数据节点；

所述预放电输入电路用于，在触发器写第一状态的数据信号时，若时钟信号为高电平，至少将第一数据节点放电到低电平，以使所述输出锁存电路锁存第一状态的前一反相输出数据信号；及在时钟信号为低电平时，在第一数据节点锁存第二状态的数据信号；第一状态与第二状态逻辑相反；

所述输出锁存电路用于，在时钟信号为高电平时，锁存第一状态的前一反相输出数据信号，在时钟信号为低电平时，将第一数据节点锁存的第二状态的数据信号进行输出。

可选的，所述预放电输入电路包括：锁存级电路，预放电模块，和差分输入级电路；

所述差分输入级电路连接于所述锁存级电路和预放电模块之间，且锁存级电路通过形成的第一数据节点和第二数据节点与差分输入级电路连接；

所述预放电模块通过形成的第一数据节点和第二数据节点与差分输入级电路连接；

所述差分输入级电路接入数据信号，反相数据信号和时钟信号；所述预放电模块接入时钟信号；

所述输出锁存电路连接于所述锁存级电路形成的第一数据节点，且接入时钟信号。

可选的，所述预放电模块用于，在触发器写第一状态的数据信号时，若时钟信号为高电平，则开始使能，将第一数据节点和第二数据节点放电到低电平，以使得输出锁存电路锁存第一状态的前一反相输出数据信号；及在时钟信号为低电平时，结束使能；

所述差分输入级电路用于，在时钟信号为低电平时进行开启，以在第一数据节点锁存第二状态的数据信号。

可选的，所述触发器还包括：

第一反相器，用于将数据信号进行反相，得到反相数据信号；

时钟信号产生电路，用于产生时钟信号。

可选的，所述锁存级电路包括：第一锁存器和第二锁存器；