[发明专利]一种应用于FPGA的双环路锁相环模拟核心电路及锁相环

说明书

本发明涉及一种应用于FPGA的双环路锁相环模拟核心电路，其特征在于，包括：低通滤波器，用于对电流信号进行积分和滤波处理，得到电压信号，其中，电压信号包括细调电压信号和粗调电压信号；压控振荡器，所述低通滤波器通过细调环路和粗调环路连接所述压控振荡器，用于调整所述压控振荡器的增益，并对所述细调电压信号和所述粗调电压信号进行频率调制处理，得到第一时钟信号。本发明实施例的锁相环模拟核心电路在不增加额外电荷泵和滤波器的前提下，利用低通滤波器的嵌套，实现了双环路锁相环结构，既满足了锁定时间和工作频率范围的要求，也可以显著的降低输出时钟抖动，同时节约了功耗和芯片面积。

技术领域

本发明涉及可编程逻辑单元技术领域，特别是涉及一种应用于FPGA的双环路锁相环模拟核心电路及锁相环。

背景技术

现场可编程门阵列(Field-Programmable Gate Array，FPGA)是一种半定制的电路芯片，有着丰富的片上资源可供开发，设计方式灵活方便，既解决了定制电路无法升级的不足，又克服了传统可编程器件门电路数有限的缺点。随着人工智能的兴起，对数据运算量和运算速度提出了更高的要求，这也导致了FPGA(Field-Programmable Gate Array，现场可编程门阵列)在加速运算领域扮演着越来越重要的角色，很多应用和服务借助FPGA提供的支持可以显著提升运算速度和效率。

随着FPGA的集成度不断增大，高质量的片上时钟变得越来越重要。许多FPGA内部构架了PLL(锁相环)单元，用于各种时钟管理，诸如去除时钟注入、时钟相位调整、时钟时序调整和频率综合等。

但是，现有的用于FPGA芯片内部PLL需要满足多协议下统一架构的各项性能指标，这对PLL模拟核心架构提出了严峻的挑战。要求它即满足快速锁定，又有大的频率覆盖范围和低的输出抖动，同时降低芯片的功耗和面积，所以设计出满足FPGA内部时钟性能的PLL模拟核心架构极为迫切。

发明内容

因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种应用于FPGA的双环路锁相环模拟核心电路及锁相环。

具体地，本发明一个实施例提出的一种应用于FPGA的双环路锁相环模拟核心电路，包括：

低通滤波器，用于对电流信号进行积分和滤波处理，得到电压信号，其中，电压信号包括细调电压信号和粗调电压信号；

压控振荡器，所述低通滤波器通过细调环路和粗调环路连接所述压控振荡器，用于调整所述压控振荡器的增益，并对所述细调电压信号和所述粗调电压信号进行频率调制处理，得到第一时钟信号。

在本发明的一个实施例中，所述低通滤波器包括：

电阻电容模块，用于对电流信号进行积分和滤波，得到细调电压信号和反馈电压信号；

跨导电容模块，用于接收参考电压信号和所述反馈电压信号，并根据所述反馈电压信号和所述参考电压信号得到所述粗调电压信号。

在本发明的一个实施例中，所述电阻电容模块包括电容C1、电容C2和电阻R，其中，所述电容C1的一端连接于所述细调环路，所述电容C1的另一端连接于接地端，所述电容C2和所述电阻R依次串接于所述细调环路和接地端之间。

在本发明的一个实施例中，所述跨导电容模块包括跨导运算放大器和电容C3，其中，所述跨导运算放大器的第一输入端连接于所述电阻R和所述电容C2之间，所述跨导运算放大器的第二输入端连接于参考电压信号端，所述跨导运算放大器的输出端连接于所述粗调环路，所述电容C3的一端连接于所述跨导运算放大器的输出端，所述电容C3的另一端连接于接地端。

在本发明的一个实施例中，还包括：

相位调整单元，连接所述压控振荡器，用于对所述第一时钟信号进行相位调整，得到第二时钟信号。