[实用新型]一体化时钟本振处理器

说明书

本实用新型涉及一种一体化时钟本振处理器，其属于加速器低电平微波技术领域，其包括第一功分器、第二功分器、分频器和混频器；输入信号INPUT接第一功分器的输入端，经所述第一功分器的输出端输出至少两路信号，所述第一功分器的一路输出信号经过分频器和第二功分器后输出至少两路信号，所述第一功分器的另一路信号输入混频器的一个输入端；所述第二功分器的一路输出信号作为时钟信号CLK，所述第二功分器的另一路输出信号输入所述混频器的另一个输入端，所述混频器的输出端接滤波器的输入端，所述滤波器的输出端输出本振信号LO；本实用新型抗干扰性能好、避免了抖动误差且大幅提升了幅度相位稳定性。

技术领域

本实用新型涉及一种一体化时钟本振处理器，其属于加速器低电平微波技术领域。

背景技术

科研加速器装置通过低电平系统进行微波信号的幅度相位控制，在低电平系统的应用中，本振信号与时钟信号需要由专门的微波变频装置产生，本振信号与时钟信号需要与基准信号高度同步。传统的本振单元与时钟产生器为分离单元，通过不同的振荡器进行相互锁定，在实际使用中，受到环境温度变化和电磁干扰影响导致离散性误差较大，不能满足日益提高的科研加速器装置对幅度相位精度的要求。

实用新型内容

本实用新型所要解决的技术问题是提供了一种抗干扰性能好、避免了抖动误差且大幅提升了幅度相位稳定性的一体化时钟本振处理器。

一种一体化时钟本振处理器，其包括第一功分器、第二功分器、分频器和混频器；输入信号INPUT接第一功分器的输入端，经所述第一功分器的输出端输出至少两路信号，所述第一功分器的一路输出信号经过分频器和第二功分器后输出至少两路信号，所述第一功分器的另一路信号输入混频器的一个输入端；所述第二功分器的一路输出信号作为时钟信号CLK，所述第二功分器的另一路输出信号输入所述混频器的另一个输入端，所述混频器的输出端接滤波器的输入端，所述滤波器的输出端输出本振信号LO。

进一步的，本实用新型还包括检波模块，所述第一功分器的输出端的一路输出接检波模块，所述检波模块的输出端输出指示灯信号LED。

进一步的，所述第一功分器的输出端的一路直接输出，作为参考信号RF OUTPUT。进一步的，所述分频器的数量大于等于1，所述第二功分器的输入端和/或输出端安装有各自匹配的分频器。所述分频器可以分为第一分频器、第二分频器、第三分频器等等不同类型的几分频，根据所要输出的本振信号LO的大小，设计相匹配的几分频的分频器。

进一步的，本实用新型安装在具有屏蔽外壳的箱体内。

进一步的，所述检波模块包括检波电路或者包括互相电连接的检波电路和运放电路。

本实用新型的有益效果如下：

本实用新型通过模拟方式利用第一功分器和分频器将基准信号INPUT直接分频至中频频率，再通过混频器将中频频率以混频的方式直接叠加在基准信号INPUT上，由滤波器滤除基准信号和中频信号，产生本振信号LO；同时将中频频率的高次谐波分量由另一个滤波器进行滤波，保留时钟信号CLK，滤除以外的杂波信号。这样，本振信号LO与时钟信号CLK均通过模拟电路直接实现，避免了数字锁定电路带来的抖动误差，大幅提升了幅度相位稳定性。所有电路元器件被集成安装在具有屏蔽外壳的机箱内，实现了一体化抗干扰性能。相比传统采用锁相方式将多个不同频率振荡器相互锁定的方式，本实用新型在稳定性与集成性等关键性能上有较大提高。

附图说明

图1为本实用新型的结构原理框图。

图2为本实用新型的实施例的结构原理框图。

具体实施方式

下面结合图1-图2和具体实施例对本实用新型做进一步说明。