[实用新型]一种基于压缩感知的低功耗心电信号处理电路

权利要求书

1.一种基于压缩感知的低功耗心电信号处理电路，包括时钟分频模块(1)、序列发生模块(2)、压缩计算模块(3)、存储模块(4)以及控制模块(5)，其特征在于：所述时钟分频模块(1)分别与序列发生模块(2)、压缩计算模块(3)、存储模块(4)及控制模块(5)连接，用于产生M×N维压缩矩阵的序列发生模块(2)的输出端与压缩计算模块(3)的输入端连接，心电信号输入到压缩计算模块(3)的输入端，所述压缩计算模块(3)将输入的N×1维心电数据利用M×N维压缩矩阵数据进行压缩运算，所述压缩计算模块(3)的输出端与存储模块(4)连接，并将运算结果存储到存储模块(4)，所述控制模块(5)分别和序列发生模块(2)、压缩计算模块(3)和存储模块(4)连接，并通过使能信号控制序列发生模块(2)、压缩计算模块(3)和存储模块(4)的开启或关闭。

2.根据权利要求1所述的一种基于压缩感知的低功耗心电信号处理电路，其特征在于：所述序列发生模块(2)包括四输出的伪随机序列发生器、锁存器、触发器、异或门或与门，其中，第一输出序列发生器包括第一组触发器，所述第一组触发器为若干个依次串接的触发器，所述第一组触发器的输入D端与异或门OX_1的输出端连接，所述第一组触发器的输出Q端与锁存器一的输入D端连接，所述锁存器一的输出Q端生成伪随机序列Z₁；第二输出序列发生器包括第二组触发器，所述第二组触发器为若干个依次串接的触发器，所述第二组触发器的输入D端与异或门OX_2的输出端连接，输出Q端生成伪随机序列Z₂；第三输出序列发生器包括第三组触发器，所述第三组触发器为若干个依次串接的触发器，所述第三组触发器的输入D端与异或门OX_3的输出端连接，输出Q端生成伪随机序列Z₃；第四输出序列发生器包括第四组触发器，所述第四组触发器为若干个依次串接的触发器，所述第四组触发器的输入D端与异或门OX_4的输出端连接，输出Q端接入锁存器二的输入D端，所述锁存器二输出Q端生成伪随机序列Z₄；

所述序列Z₁和Z₃接入异或门OX_5的输入端，所述异或门OX_5的输出端生成序列Z_{1_3}，所述序列Z₂和Z₄接入异或门OX_6的输入端，所述异或门OX_6的输出端生成序列Z_{2_4}；

所述序列Z_{1_3}通过触发器接入与门的一个输入端，所述序列Z_{2_4}通过串接的触发器和锁存器三接入与门的另一输入端，所述与门的输出端生成序列Z；

所述序列Z为长度m的0、1序列，且序列中出现1的概率为1/4，将序列Z的每M个元素作为矩阵的一列，生成一个M×N的压缩矩阵Φ，其中M×N≤m，N对应每个压缩周期待压缩信号的个数，M对应压缩后的信号个数。

3.根据权利要求2所述的一种基于压缩感知的低功耗心电信号处理电路，其特征在于：所述时钟分频模块(1)可将频率为f的时钟分频生成频率为f/2、f/4的时钟，所述时钟分频模块(1)将频率f/4的时钟接入四输出的伪随机序列发生器的串接触发器中，并通过非门接入锁存器一和锁存器二中，将频率f/2的时钟接入触发器中，并通过非门接入锁存器三中，将频率f的时钟接入触发器中。

4.根据权利要求1所述的一种基于压缩感知的低功耗心电信号处理电路，其特征在于：所述压缩计算模块(3)包括加法器，所述压缩计算模块(3)将输入的N×1维心电数据利用M×N维压缩矩阵数据进行压缩运算是指将M×N维的压缩矩阵Φ与N×1维心电矩阵相乘，采用串行计算方式，在频率f的时钟下，可分解为矩阵Φ中的每列数据分别与N×1维心电矩阵中对应的数据相乘后再相加，由于压缩矩阵Φ中的元素不是0就是1，整个运算中只需通过加法器做加法运算，所述加法器的一个输入与序列发生模块(2)连接，另一个输入与存储模块(4)内的寄存器连接，所述频率f满足：f>M×f_sample，其中f_sample为N×1维心电数据的采样频率。