[实用新型]一种LPDDR芯片以及兼容设计电路板

权利要求书

1.一种LPDDR芯片，其特征在于，包括封装胶体，基板以及LPDDR晶粒，所述基板包括内表面和外表面，所述封装胶体形成于所述基板内表面，并包覆所述LPDDR晶粒，所述基板外表面设置有LPDDR晶粒引脚和满足eMMC协议物理规范的eMMC引脚，所述LPDDR晶粒引脚与所述LPDDR晶粒电连接，所述eMMC引脚不与所述LPDDR晶粒电连接。

2.如权利要求1所述的LPDDR芯片，其特征在于，LPDDR芯片采用BGA封装，所述LPDDR晶粒为LPDDR4晶粒，所述LPDDR芯片包括254个引脚。

3.如权利要求2所述的LPDDR芯片，其特征在于，所述LPDDR芯片的第三列第A行的引脚为所述LPDDR芯片的A通道第一数据输入输出端，所述LPDDR芯片的第三列第B行的引脚为所述LPDDR芯片的A通道第二数据输入输出端，所述LPDDR芯片的第三列第C行的引脚为所述LPDDR芯片的A通道第三数据输入输出端，所述LPDDR芯片的第三列第D行的引脚为所述LPDDR芯片的A通道第四数据输入输出端，所述LPDDR芯片的第三列第G行的引脚为所述LPDDR芯片的A通道第十四数据输入输出端，所述LPDDR芯片的第三列第H行的引脚为所述LPDDR芯片的A通道第二输入数据掩码端，所述LPDDR芯片的第三列第J行的引脚为A通道第十二数据输入输出端，所述LPDDR芯片的第三列第K行的引脚为A通道第十一数据输入输出端，所述LPDDR芯片的第两列第K行的引脚和所述LPDDR芯片的第两列第R行的引脚为所述LPDDR芯片的第二电源端，所述LPDDR芯片的第三列第R行的引脚为所述LPDDR芯片的B通道第十一数据输入输出端，所述LPDDR芯片的第三列第T行的引脚为所述LPDDR芯片的B通道第十二数据输入输出端，所述LPDDR芯片的第三列第U行的引脚为所述LPDDR芯片的B通道第二输入数据掩码端，所述LPDDR芯片的第三列第V行的引脚为所述LPDDR芯片的B通道第十四数据输入输出端，所述LPDDR芯片的第三列第AA行的引脚为所述LPDDR芯片的B通道第四数据输入输出线端，所述LPDDR芯片的第三列第AB行的引脚为所述LPDDR芯片的B通道第三数据输入输出端，所述LPDDR芯片的第三列第AC行的引脚为所述LPDDR芯片的B通道第二数据输入输出端，所述LPDDR芯片的第三列第AD行的引脚为所述LPDDR芯片的B通道第一数据输入输出端；

所述LPDDR芯片的第四列第A行的引脚和所述LPDDR芯片的第四列第AD行的引脚为所述LPDDR芯片的第一电源端，所述LPDDR芯片的第四列第B行的引脚、所述LPDDR芯片的第四列第C行的引脚、所述LPDDR芯片的第四列第D行的引脚、所述LPDDR芯片的第四列第G行的引脚、所述LPDDR芯片的第四列第H行的引脚、所述LPDDR芯片的第四列第K行的引脚、所述LPDDR芯片的第四列第R行的引脚、所述LPDDR芯片的第四列第U行的引脚、所述LPDDR芯片的第四列第V行的引脚、所述LPDDR芯片的第四列第AA行的引脚、所述LPDDR芯片的第四列第AB行的引脚以及所述LPDDR芯片的第四列第AC行的引脚为所述LPDDR芯片的接地端，所述LPDDR芯片的第四列第J行的引脚和所述LPDDR芯片的第四列第T行的引脚为所述LPDDR芯片的输入/输出电源端；

所述LPDDR芯片的第五列第A行的引脚和所述LPDDR芯片的第五列第AD行的引脚为所述LPDDR芯片的第二电源端，所述LPDDR芯片的第五列第B行的引脚、所述LPDDR芯片的第五列第H行的引脚、所述LPDDR芯片的第五列第J行的引脚、所述LPDDR芯片的第五列第T行的引脚、所述LPDDR芯片的第五列第U行的引脚以及所述LPDDR芯片的第五列第AC行的引脚为所述LPDDR芯片的输入/输出电源端，所述LPDDR芯片的第五列第C行的引脚、所述LPDDR芯片的第五列第G行的引脚、所述LPDDR芯片的第五列第V行的引脚以及所述LPDDR芯片的第五列第AB行的引脚为所述LPDDR芯片的接地端；

所述LPDDR芯片的第六列第A行的引脚和所述LPDDR芯片的第六列第AD行的引脚为所述LPDDR芯片的输入/输出电源端，所述LPDDR芯片的第六列第B行的引脚、所述LPDDR芯片的第六列第D行的引脚、所述LPDDR芯片的第六列第G行的引脚、所述LPDDR芯片的第六列第J行的引脚、所述LPDDR芯片的第六列第T行的引脚、所述LPDDR芯片的第六列第V行的引脚、所述LPDDR芯片的第六列第AA行的引脚以及所述LPDDR芯片的第六列第AC行的引脚为所述LPDDR芯片的接地端，所述LPDDR芯片的第六列第A行的引脚为所述LPDDR芯片的A通道第六数据输入输出端，所述LPDDR芯片的第六列第H行的引脚为所述LPDDR芯片的A通道第十五数据输入输出端，所述LPDDR芯片的第六列第K行的引脚为所述LPDDR芯片的A通道第十数据输入输出端，所述LPDDR芯片的第六列第R行的引脚为所述LPDDR芯片的B通道第十数据输入输出端，所述LPDDR芯片的第六列第U行的引脚为所述LPDDR芯片的B通道第十五数据输入输出端，所述LPDDR芯片的第六列第AB行的引脚为所述LPDDR芯片的B通道第六数据输入输出端；

所述LPDDR芯片的第七列第A行的引脚和所述LPDDR芯片的第七列第AD行的引脚为所述LPDDR芯片的输入/输出电源端，所述LPDDR芯片的第七列第C行的引脚、所述LPDDR芯片的第七列第H行的引脚、所述LPDDR芯片的第七列第K行的引脚、所述LPDDR芯片的第七列第R行的引脚、所述LPDDR芯片的第七列第U行的引脚以及所述LPDDR芯片的第七列第AB行的引脚为所述LPDDR芯片的接地端，所述LPDDR芯片的第七列第B行的引脚为所述LPDDR芯片的A通道第五数据输入输出端，所述LPDDR芯片的第七列第D行的引脚为所述LPDDR芯片的A通道第七数据输入输出端，所述LPDDR芯片的第七列第G行的引脚、所述LPDDR芯片的第七列第L行的引脚、所述LPDDR芯片的第七列第P行的引脚以及所述LPDDR芯片的第七列第V行的引脚为所述LPDDR芯片的第二电源端，所述LPDDR芯片的第七列第J行的引脚为所述LPDDR芯片的A通道第十三数据输入输出端，所述LPDDR芯片的第七列第T行的引脚为所述LPDDR芯片的B通道第十三数据输入输出端，所述LPDDR芯片的第七列第AA行的引脚为所述LPDDR芯片的B通道第七数据输入输出端，所述LPDDR芯片的第七列第AC行的引脚为所述LPDDR芯片的B通道第五数据输入输出端；

所述LPDDR芯片的第八列第A行的引脚、所述LPDDR芯片的第八列第G行的引脚、所述LPDDR芯片的第八列第L行的引脚、所述LPDDR芯片的第八列第P行的引脚、所述LPDDR芯片的第八列第V行的引脚以及所述LPDDR芯片的第八列第AD行的引脚为所述LPDDR芯片的第二电源端，所述LPDDR芯片的第八列第B行的引脚、所述LPDDR芯片的第八列第D行的引脚、所述LPDDR芯片的第八列第K行的引脚、所述LPDDR芯片的第八列第R行的引脚、所述LPDDR芯片的第八列第AA行的引脚以及所述LPDDR芯片的第八列第AC行的引脚为所述LPDDR芯片的接地端，所述LPDDR芯片的第八列第J行的引脚和所述LPDDR芯片的第八列第T行的引脚为所述LPDDR芯片的输入/输出电源端，所述LPDDR芯片的第八列第C行的引脚为所述LPDDR芯片的A通道第八数据输入输出端，所述LPDDR芯片的第八列第H行的引脚为所述LPDDR芯片的A通道第十六数据输入输出端，所述LPDDR芯片的第八列第AB行的引脚为所述LPDDR芯片的B通道第八数据输入输出端；

所述LPDDR芯片的第九列第A行的引脚和所述LPDDR芯片的第九列第AD行的引脚为所述LPDDR芯片的第一电源端，所述LPDDR芯片的第九列第B行的引脚、所述LPDDR芯片的第九列第G行的引脚、所述LPDDR芯片的第九列第L行的引脚、所述LPDDR芯片的第九列第P行的引脚、所述LPDDR芯片的第九列第V行的引脚以及所述LPDDR芯片的第九列第AC行的引脚为所述LPDDR芯片的第二电源端，所述LPDDR芯片的第九列第C行的引脚为所述LPDDR芯片的A通道第一差分数据锁存信号端，所述LPDDR芯片的第九列第D行的引脚为所述LPDDR芯片的A通道第三差分数据锁存信号端，所述LPDDR芯片的第九列第F行的引脚和所述LPDDR芯片的第十七列第F行的引脚为所述LPDDR芯片的输入/输出电源端，所述LPDDR芯片的第九列第J行的引脚为所述LPDDR芯片的A通道第四差分数据锁存信号端，所述LPDDR芯片的第九列第D行的引脚为所述LPDDR芯片的A通道第二差分数据锁存信号端，所述LPDDR芯片的第九列第R行的引脚为所述LPDDR芯片的B通道第二差分数据锁存信号端，所述LPDDR芯片的第九列第T行的引脚为所述LPDDR芯片的B通道第四差分数据锁存信号端，所述LPDDR芯片的第九列第AA行的引脚为所述LPDDR芯片的B通道第三差分数据锁存信号端，所述LPDDR芯片的第九列第AB行的引脚为所述LPDDR芯片的B通道第一差分数据锁存信号端；

所述LPDDR芯片的第十三列第A行的引脚和所述LPDDR芯片的第十三列第AD行的引脚为所述LPDDR芯片的输入/输出电源端，所述LPDDR芯片的第十三列第B行的引脚和所述LPDDR芯片的第十三列第AC行的引脚为所述LPDDR芯片的第二电源端，所述LPDDR芯片的第十三列第C行的引脚为所述LPDDR芯片的A通道第三命令/地址端，所述LPDDR芯片的第十三列第D行的引脚为所述LPDDR芯片的A通道第四命令/地址端，所述LPDDR芯片的第十三列第E行的引脚为所述LPDDR芯片的A通道第五命令/地址端，所述LPDDR芯片的第十三列第F行的引脚为所述LPDDR芯片的A通道第二命令/地址端，所述LPDDR芯片的第十三列第G行的引脚、所述LPDDR芯片的第十三列第H行的引脚、所述LPDDR芯片的第十三列第U行的引脚以及所述LPDDR芯片的第十三列第V行的引脚为所述LPDDR芯片的接地端，所述LPDDR芯片的第十三列第J行的引脚为所述LPDDR芯片的A通道片上终端电阻信号端，所述LPDDR芯片的第十三列第T行的引脚为所述LPDDR芯片的B通道片上终端电阻信号端，所述LPDDR芯片的第十三列第W行的引脚为所述LPDDR芯片的B通道第二命令/地址端，所述LPDDR芯片的第十三列第Y行的引脚为所述LPDDR芯片的B通道第五命令/地址端，所述LPDDR芯片的第十三列第AA行的引脚为所述LPDDR芯片的B通道第四命令/地址端，所述LPDDR芯片的第十三列第AB行的引脚为所述LPDDR芯片的B通道第三命令/地址端；

所述LPDDR芯片的第十四列第A行的引脚和所述LPDDR芯片的第十四列第AD行的引脚为所述LPDDR芯片的输入/输出电源端，所述LPDDR芯片的第十四列第B行的引脚和所述LPDDR芯片的第十四列第AC行的引脚为所述LPDDR芯片的第二电源端，所述LPDDR芯片的第十四列第C行的引脚、所述LPDDR芯片的第十四列第D行的引脚、所述LPDDR芯片的第十四列第E行的引脚、所述LPDDR芯片的第十四列第F行的引脚、所述LPDDR芯片的第十九列第C行的引脚、所述LPDDR芯片的第十四列第Y行的引脚、所述LPDDR芯片的第十四列第AA行的引脚以及所述LPDDR芯片的第十四列第AB行的引脚为所述LPDDR芯片的接地端，所述LPDDR芯片的第十四列第G行的引脚为所述LPDDR芯片的A通道第一命令/地址端；

所述LPDDR芯片的第十五列第A行的引脚、所述LPDDR芯片的第十五列第AD行的引脚、所述LPDDR芯片的第十五列第B行的引脚以及所述LPDDR芯片的第十五列第AC行的引脚为所述LPDDR芯片的第一电源端，所述LPDDR芯片的第十五列第C行的引脚为所述LPDDR芯片的A通道第六命令/地址端，所述LPDDR芯片的第十五列第D行的引脚、所述LPDDR芯片的第十五列第G行的引脚、所述LPDDR芯片的第十五列第H行的引脚、所述LPDDR芯片的第十五列第U行的引脚、所述LPDDR芯片的第十五列第V行的引脚以及所述LPDDR芯片的第十五列第AA行的引脚为所述LPDDR芯片的接地端，所述LPDDR芯片的第十五列第E行的引脚为所述LPDDR芯片的A通道第一片选端，所述LPDDR芯片的第十五列第F行的引脚为所述LPDDR芯片的A通道第二片选端，所述LPDDR芯片的第十五列第W行的引脚为所述LPDDR芯片的B通道第二片选端，所述LPDDR芯片的第十五列第Y行的引脚为所述LPDDR芯片的B通道第一片选端，所述LPDDR芯片的第十五列第AB行的引脚为所述LPDDR芯片的B通道第六命令/地址端；

所述LPDDR芯片的第十六列第A行的引脚和所述LPDDR芯片的第十五列第AD行的引脚为所述LPDDR芯片的第一电源端，所述LPDDR芯片的第十六列第B行的引脚为所述LPDDR芯片的第一驱动强度校准信号端，所述LPDDR芯片的第十六列第C行的引脚为所述LPDDR芯片的第二驱动强度校准信号端，所述LPDDR芯片的第十六列第E行的引脚为所述LPDDR芯片的A通道第一时钟使能端，所述LPDDR芯片的第十六列第F行的引脚为所述LPDDR芯片的A通道第二时钟使能端，所述LPDDR芯片的第十六列第G行的引脚为所述LPDDR芯片的A通道第一差分时钟端，所述LPDDR芯片的第十六列第H行的引脚为所述LPDDR芯片的A通道第二差分时钟端，所述LPDDR芯片的第十六列第U行的引脚为所述LPDDR芯片的B通道第二差分时钟端，所述LPDDR芯片的第十六列第V行的引脚为所述LPDDR芯片的B通道第一差分时钟端，所述LPDDR芯片的第十六列第W行的引脚为所述LPDDR芯片的B通道第二时钟使能端，所述LPDDR芯片的第十六列第Y行的引脚为所述LPDDR芯片的B通道第一时钟使能端，所述LPDDR芯片的第十六列第AA行的引脚为所述LPDDR芯片的复位信号端；

所述LPDDR芯片的第一列第A行的引脚、所述LPDDR芯片的第一列第B行的引脚、所述LPDDR芯片的第二列第A行的引脚、所述LPDDR芯片的第十八列第A行的引脚、所述LPDDR芯片的第十八列第B行的引脚、所述LPDDR芯片的第十七列第A行的引脚、所述LPDDR芯片的第一列第AC行的引脚、所述LPDDR芯片的第一列第AD行的引脚、所述LPDDR芯片的第二列第AC行的引脚、所述LPDDR芯片的第十八列第AC行的引脚、所述LPDDR芯片的第十八列第AD行的引脚以及所述LPDDR芯片的第十七列第AD行的引脚不作使用；

所述LPDDR芯片的第十四列第H行的引脚、所述LPDDR芯片的第十四列第J行的引脚、所述LPDDR芯片的第十五列第J行的引脚、所述LPDDR芯片的第十六列第J行的引脚、所述LPDDR芯片的第十七列第J行的引脚、所述LPDDR芯片的第十三列第K行的引脚、所述LPDDR芯片的第十四列第K行的引脚、所述LPDDR芯片的第十五列第K行的引脚、所述LPDDR芯片的第十六列第K行的引脚、所述LPDDR芯片的第十七列第K行的引脚、所述LPDDR芯片的第十二列第L行的引脚、所述LPDDR芯片的第十三列第L行的引脚、所述LPDDR芯片的第十四列第L行的引脚、所述LPDDR芯片的第十五列第L行的引脚、所述LPDDR芯片的第十六列第L行的引脚、所述LPDDR芯片的第十七列第L行的引脚、所述LPDDR芯片的第三列第M行的引脚、所述LPDDR芯片的第四列第M行的引脚、所述LPDDR芯片的第五列第M行的引脚、所述LPDDR芯片的第六列第M行的引脚、所述LPDDR芯片的第七列第M行的引脚、所述LPDDR芯片的第八列第M行的引脚、所述LPDDR芯片的第九列第M行的引脚、所述LPDDR芯片的第十二列第M行的引脚、所述LPDDR芯片的第十三列第M行的引脚、所述LPDDR芯片的第十四列第M行的引脚、所述LPDDR芯片的第十五列第M行的引脚、所述LPDDR芯片的第十六列第M行的引脚、所述LPDDR芯片的第十七列第M行的引脚、所述LPDDR芯片的第三列第N行的引脚、所述LPDDR芯片的第四列第N行的引脚、所述LPDDR芯片的第五列第N行的引脚、所述LPDDR芯片的第六列第N行的引脚、所述LPDDR芯片的第七列第N行的引脚、所述LPDDR芯片的第八列第N行的引脚、所述LPDDR芯片的第九列第N行的引脚、所述LPDDR芯片的第十二列第N行的引脚、所述LPDDR芯片的第十三列第N行的引脚、所述LPDDR芯片的第十四列第N行的引脚、所述LPDDR芯片的第十五列第N行的引脚、所述LPDDR芯片的第十六列第N行的引脚、所述LPDDR芯片的第十七列第N行的引脚、所述LPDDR芯片的第十二列第P行的引脚、所述LPDDR芯片的第十三列第P行的引脚、所述LPDDR芯片的第十四列第P行的引脚、所述LPDDR芯片的第十五列第P行的引脚、所述LPDDR芯片的第十六列第P行的引脚、所述LPDDR芯片的第十七列第P行的引脚、所述LPDDR芯片的第十三列第R行的引脚、所述LPDDR芯片的第十四列第R行的引脚、所述LPDDR芯片的第十五列第R行的引脚、所述LPDDR芯片的第十六列第R行的引脚、所述LPDDR芯片的第十七列第R行的引脚、所述LPDDR芯片的第十四列第T行的引脚、所述LPDDR芯片的第十五列第T行的引脚、所述LPDDR芯片的第十六列第T行的引脚、所述LPDDR芯片的第十七列第T行的引脚以及所述LPDDR芯片的第十四列第U行的引脚为空脚。