[实用新型]专用集成电路芯片的布局结构

说明书

本实用新型实施例提出一种专用集成电路芯片的布局结构，其将专用集成电路芯片形成为计算内核区域和输入输出区域，将计算内核区域中逻辑单元块构造为狭长形的结构，并组成左右对称的两列多行的逻辑单元块阵列。本实用新型实施例有利于芯片逻辑单元块内部运算数据的顺畅传递，提高了芯片的运算速度，避免了芯片面积的浪费，增强了芯片的运算能力。

技术领域

本实用新型涉及集成电路领域，特别是涉及一种专用集成电路芯片的布局结构。

背景技术

区块链技术是利用块链式的结构验证和存储数据，其中验证和存储的数据单元采用数字签名方式，实现数据单元的接收者用以确认数据单元的来源和数据单元的完整性，并保护数据，防止数据单元被篡改或伪造。区块链技术可以用于云计算、物联网、电子商务、身份验证、文件存储、金融交易、数字货币等众多领域，其中数字货币领域通常采用SHA-256安全散列算法(Secure Hash Algorithm,SHA)进行数字签名。

区块链专用集成电路芯片(又称ASIC芯片)是区块链体系中最基础、最核心的计算设备。用于数字货币领域实现SHA-256算法超高速重复计算的区块链专用集成电路芯片属于针对SHA-256算法的全定制芯片，其中实现SHA-256算法的计算内核无法通过采购其他公司现有的知识产权内核(IP核)拼接而成。

数字货币领域，每一次运算要进行两次SHA-256运算，第一次SHA-256运算的哈希结果作为第二次SHA-256运算的输入数据的一部分。根据SHA-256算法的原理可知，每一次SHA-256运算需要迭代进行64轮的运算，每一轮运算称为一级流水线(PIPELINE)运算，即每一次SHA-256运算需要64级流水线(PIPELINE)运算，两次SHA-256运算就需要两个64级流水线(PIPELINE)运算。

现有技术在设计实现SHA-256算法的专用集成电路芯片时，主要的设计思路是保证时钟信号到达每一级流水线(PIPELINE)运算单元的路径距离尽可能相同，从而保证每一级流水线(PIPELINE)运算单元的时钟信号相同。因此，现有技术通常将64级流水线(PIPELINE)运算单元排列成正方形布局，即每行八级流水线(PIPELINE)运算单元，就是为了符合这一设计思路。但是，将64级流水线(PIPELINE)运算单元设计成正方形布局时，由于上一级流水线(PIPELINE)运算单元输出的数据用于下一级流水线(PIPELINE)运算单元的输入，从而导致每八级PIPELINE运算后输出的数据需要折转至下级流水线(PIPELINE)运算单元，导致数据流转不顺畅，从而降低了芯片的运算速度。

实用新型内容

为了解决上述问题，根据本实用新型的一个方面，提出一种专用集成电路芯片的布局结构，包括计算内核区域和输入输出区域，所述计算内核区域包括多个逻辑单元块组成的阵列，所述多个逻辑单元块组成的阵列包括左右对称的两列，每列设置多行，每行布置一个逻辑单元块，其中逻辑单元块呈狭长形的结构。

在一些实施方式中，所述逻辑单元块包括第一运算单元和第二运算单元，所述第一运算单元用于执行第一次运算，所述第二运算单元用于执行第二次运算。

在一些实施方式中，所述第一运算单元连接至所述第二运算单元，其中所述第一运算单元执行第一次运算的结果用于所述第二运算单元执行第二次运算。

在一些实施方式中，所述第一运算单元和第二运算单元分别包括M级流水线运算单元，所述M级流水线运算单元采用首尾相连的狭长形排列，且第二运算单元的第1级流水线运算单元与第一运算单元的第M级流水线运算单元首尾相连，M为大于1的整数。

在一些实施方式中，所述M级流水线运算单元分别包括运算模块和存储模块，所述运算模块用于执行各级流水线运算，所述存储模块用于保存各级运算结果。

在一些实施方式中，所述M级流水线运算单元中下级流水线运算单元的运算模块与上级流水线运算单元的存储模块相连接。