[实用新型]集成电路电容器及半导体器件

说明书

本实用新型提供一种集成电路电容器及半导体器件，所述集成电路电容器包括第一电极板，位于第一电极板上的电容介电层以及位于电容介电层上的第二电极板，电容介电层包括多层结晶态第一介电层，且第一介电层中掺杂有至少一种掺杂元素，以促使第一介电层的结晶态呈四方晶态结构，以此获取较高K值的结晶态第一介电层，提升电容器的电容值，优化电容介电层电容特性。

技术领域

本实用新型涉及半导体技术领域，特别涉及一种集成电路电容器及半导体器件。

背景技术

在集成电路电容器中，随着尺寸微缩，高介电常数材料取代传统的介电层 SiO₂，不仅可以维持足够的驱动电流，且可以在保持相同等效氧化层厚度 (equivalent oxidethickness，EOT)的情况下增加氧化层的实际物理厚度，有效抑制量子隧穿效应。

然而，DRAM(Dynamic Random Access Memory，动态随机存取存储器) 单元数组上的储存电容区域(storage capacitor area)的微缩，其电容值(Capacitance) 以微缩尺寸平方的速度下降，维持电荷于电容的记忆数据时间以指数函数的方式下降，增加功率消耗。

实用新型内容

本实用新型的主要目的在于提供一种集成电路电容器及半导体器件，获取较高K值的结晶态介电层，提升电容值，优化电容介电层电容特性。

为实现上述目的，本实用新型提供一种集成电路电容器，包括：第一电极板、位于所述第一电极板上的电容介电层以及位于所述电容介电层上的第二电极板，其中，所述电容介电层包括多层结晶态第一介电层，且所述、第一介电层中掺杂有至少一种掺杂元素，以促使所述第一介电层的结晶态呈四方晶态结构。

可选的，所述电容介电层还包括多层第二介电层，所述第二介电层与所述第一介电层交错层叠设置。

可选的，所述第一介电层包括氧化锆层或氧化铪层；所述掺杂元素的原子半径小于锆或铪的原子半径；所述第二介电层包括氧化铝层。

可选的，所述掺杂元素包括锗或/和硅。

可选的，所述掺杂元素的含量介于3at.％～9.3at.％之间。

可选的，所述掺杂元素的含量介于4.1at.％～6.2at.％之间。

可选的，所述电容介电层还包括附着层，所述附着层位于所述第一电极板与所述第一介电层之间。

可选的，所述电容介电层的总厚度介于4nm～10nm之间。

相应的，本实用新型还提供一种半导体器件，包括：

一基板，以及位于所述基板上的集成电路电容器；

所述集成电路电容器包括第一电极板、位于所述第一电极板上的电容介电层以及位于所述电容介电层上的第二电极板，其中，所述电容介电层包括多层结晶态第一介电层，且所述第一介电层中掺杂有至少一种掺杂元素，以促使所述第一介电层的结晶态呈四方晶态结构。

可选的，所述掺杂元素包括锗或/和硅。

可选的，所述第一电极板具有柱形体外形，所述电容介电层和所述第二电极板依次形成于所述第一电极板的内外表面。

可选的，所述第一电极板具有U形筒型，所述电容介电层和所述第二电极板依次形成于所述第一电极板的内外表面。

可选的，所述集成电路电容器还包括多晶硅层、钨层以及氧化硅层，所述多晶硅层形成于所述第二电极板上，并填充所述第一电极板之间的间隙，所述钨层与所述氧化硅层依次位于所述多晶硅层上。

可选的，所述多晶硅层内在所述第一电极板之间的间隙内形成有气隙室。