[实用新型]一种应用于可逆逻辑电路的4位进位旁路加法器电路

说明书

本实用新型涉及一种应用于可逆逻辑电路的4位进位旁路加法器电路，包括Fediken门电路、第一TOF门电路、第二TOF门电路、第三TOF门电路、第一DPG门电路、第二DPG门电路、第三DPG门电路、第四DPG门电路、以及FG门电路。本实用新型能够减少垃圾位和可逆逻辑门数。

技术领域

本实用新型涉及旁路加法器设计领域，特别是一种应用于可逆逻辑电路的4位进位旁路加法器电路。

背景技术

科学家Landauer提出：经典电路存在不可逆操作时，信息丢失将会导致能量损耗。科学家Bennett发现当计算过程采用可逆操作时，会存在不损耗能量。为避免经典电路不可逆性操作造成电路能耗损耗，很多学者开展将不可逆操作改成可逆操作研究。

可逆逻辑设计需遵守：(1)可逆逻辑电路输入端与输出端个数一致。(2)可逆逻辑电路输入与输出是一一映射关系。当给定一个输入后，得到唯一输出与之对应；反之，给定一个输出，也能得到唯一输入与之相对应。国外期刊已刊载了用二进制以及BCD冗余码表示的十进制加法器的可逆逻辑实现，在电路实现上，2002年VosAD和Desoete利用晶体管构造实现了可逆电路，首次将它们运用于工业实现；2014年K.Prudhvi Raj提出了数字电路晶体管级的实现。

对4位二进制行波加法器如图9所示，进位传播Pi＝Ai⊕Bi，最坏情况延时发生在当最低位进位输入Ci为1，传播通过整个加法器链并使输出进位Co3为1，即当BP＝P0P1P2P3＝1时，Co3＝Ci。如果BP为0，就按照行波加法器的计算算法逐步算出。

发明内容

有鉴于此，本实用新型的目的是提供一种应用于可逆逻辑电路的4位进位旁路加法器电路，能够减少常量输入，同时减少垃圾位输出。

本实用新型采用以下方案实现：一种应用于可逆逻辑电路的4位进位旁路加法器电路，其特征在于：包括Fediken门电路、第一TOF门电路、第二TOF门电路、第三TOF门电路、第一DPG门电路、第二DPG门电路、第三DPG门电路、第四DPG门电路、以及FG门电路；所述4位进位旁路加法器电路的输入包括Cin端、A0端、B0端、A1端、B1端、A2端、B2端、A3端、B3端，所述4位进位旁路加法器电路的输出包括Co3端、S0端、S1端、S2端、以及S3端；

所述Fediken门电路与每个DPG门电路均包括输入端A、输入端B、输入端C、输出端P、输出端Q、输出端R；每个TOF门电路均包括输入端A、输入端B、输入端C、输入端D、输出端P、输出端Q、输出端R、输出端S；所述FG门电路包括输入端A、输入端B、输出端P、输出端Q；

所述FG门电路的输出端P与所述第一DPG门电路的输入端D相连，所述FG门电路的输出端Q与所述Fediken门电路的输入端B相连；

所述第一DPG门电路的输出端S与所述第二DPG门电路的输入端D相连，所述第一DPG门电路的输出端Q与所述第一TOF门电路的输入端B相连，所述第二DPG门电路的输出端S与所述第三DPG门电路的输入端D相连，所述第二DPG门电路的输出端Q与所述第一TOF门电路的输入端A相连，所述第三DPG门电路的输出端S与所述第四DPG门电路的输入端D相连，所述第三DPG门电路的输出端Q与所述第二TOF门电路的输入端B相连，所述第四DPG门电路的输出端S与所述Fediken门电路的输入端C相连，所述第四DPG门电路的输出端Q与所述第二TOF门电路的输入端A相连；

所述第一TOF门电路的输出端R与所述第三TOF门电路的输入端B相连，所述第二TOF门电路的输出端R与所述第三TOF门电路的输入端A相连，所述第三TOF门电路的输出端R与所述Fediken门电路的输入端A相连，所述Fediken门电路的输出端Q作为所述4位进位旁路加法器电路的Co3端；