[实用新型]半导体存储器电容孔的制备叠层结构

说明书

本实用新型提供一种半导体存储器电容孔的制备叠层结构，包括：半导体基底；电容支撑牺牲结构层；硬掩膜消耗层，位于电容支撑牺牲结构层表面；双图案整合层，位于硬掩膜消耗层表面；图形转移层，位于双图案整合层上，包括若干个沿第一方向平行间隔排布的第一间距倍增单元及若干个沿第二方向平行间隔排布的第二间距倍增单元，第二方向与第一方向之间具有相交角度，相邻第一间距倍增单元之间产生一第一间距，相邻第二间距倍增单元之间产生一第二间距。本实用新型利用两个方向分别形成侧壁层进行图形加倍，改进器件结构中特征尺寸的界定，解决大小孔洞的问题，并通过刻蚀过程中双图案整合层的改进，提高图形精准度，对结构层进行改进，提高良率。

技术领域

本实用新型属于半导体器件制造技术领域，特别是涉及一种半导体存储器电容孔的制备叠层结构。

背景技术

动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管；晶体管的栅极与字线相连、晶体管的漏极/源极与位线相连、晶体管的源极/漏极与电容器相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

随着半导体行业的发展，许多因素(包含现代电子设备中对提高的便携性、计算能力、存储容量以及能量效率的需求)，集成电路的尺寸不断减小。为了有助于此尺寸减小，继续研究减小集成电路的组成特性的尺寸的方法，上述组成特征的实例包含电容器、电触点、互连线以及其它电气装置等。减小特征尺寸的趋势在存储器电路或装置中是非常明显的，其中，存储器电路或装置例如是动态随机存储器(DRAM)或静态随机存储器(SRAM)等。

对不断减小特征尺寸的需求越来越高，相应对用于形成所述特征的技术提出要求也越来越高，另外，间距的概念可用于描述这些特征的尺寸，间距是两个相邻特征中的相同的点之间的距离。目前，某些光致抗蚀剂材料仅对某些波长做出反应，可使用的一种常见波长范围是紫外线(UV)范围，因为许多光致抗蚀剂材料选择性的对特定波长做出反应，所以光刻技术每一者都具有最小间距，然而，在在所述最小间距以下，特定的光刻技术不能可靠的形成特征，此最小间距通常由可与所述一起使用的光波长来确定，因此，光刻技术的最小间距可能限制特征尺寸减小。因此，需要减小集成电路的尺寸并增加计算机芯片上的电气装置阵列的可操作密度，需要提供形成较小特征的改进方法、用于增加特征密度的改进的方法、将产生更高效阵列的方法以及将在不损害特征分辨度的情况下提供更紧凑阵列的技术。

因此，如何提供一种半导体存储器电容孔的制备叠层结构，以解决现有技术中的上述问题实属必要。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种半导体存储器电容孔的制备叠层结构，用于解决现有技术中的尺寸微缩的半导体结构难以制备、尺寸不均匀图形不精准以及存在侧壁特征尺寸大小洞等问题。

为实现上述目的及其他相关目的，本实用新型提供一种半导体存储器电容孔的制备叠层结构，包括：

半导体基底；

电容支撑牺牲结构层，包括刻蚀阻挡层以及位于所述刻蚀阻挡层上的至少一层介质牺牲层及至少一层支撑层，且所述刻蚀阻挡层位于所述半导体基底的表面；

硬掩膜消耗层，位于所述电容支撑牺牲结构层表面；

双图案整合层，位于所述硬掩膜消耗层表面；以及

图形转移层，位于所述双图案整合层上，包括若干个沿第一方向平行间隔排布的第一间距倍增单元以及若干个沿第二方向平行间隔排布且与所述第一间距倍增单元相连的第二间距倍增单元，所述第二方向与所述第一方向之间具有一相交角度，且相邻所述第一间距倍增单元之间产生一第一间距，相邻所述第二间距倍增单元之间产生一第二间距，所述第一间距和所述第二间距皆由个别间隔牺牲层的厚度定义。