[实用新型]沟槽肖特基半导体器件有效
| 申请号： | 201821077287.8 | 申请日： | 2018-07-09 |
| 公开（公告）号： | CN208835073U | 公开（公告）日： | 2019-05-07 |
| 发明（设计）人： | 黄彦智;陆佳顺;杨洁雯 | 申请（专利权）人： | 苏州硅能半导体科技股份有限公司 |
| 主分类号： | H01L29/872 | 分类号： | H01L29/872;H01L29/06;H01L29/45;H01L27/02;H01L27/08 |
| 代理公司： | 苏州创元专利商标事务所有限公司 32103 | 代理人： | 马明渡;王健 |
| 地址： | 215126 江苏省苏州市工业园*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 半导体器件 肖特基 深阱 二氧化硅氧化层 肖特基势垒 单胞 本实用新型 崩溃效应 单晶硅外延 导电多晶硅 电场曲线 反向偏压 下部区域 漏电流 上表面 中间处 上端 并联 硅片 延伸 四壁 下端 源区 嵌入 | ||
1.一种沟槽肖特基半导体器件，该沟槽肖特基半导体器件的有源区由若干个肖特基势垒单胞（1）并联构成，所述肖特基势垒单胞（1）进一步包括硅片（2），位于所述硅片（2）背面的下金属层（3），位于所述硅片（2）正面的上金属层（4），所述硅片（2）下部与所述下金属层（3）连接的第一导电类型重掺杂的单晶硅衬底（5），所述硅片（2）上部与上金属层（4）连接的第一导电类型轻掺杂的单晶硅外延层（6），位于所述单晶硅外延层（6）上部并开口于所述单晶硅外延层（6）上表面的沟槽（7）；
所述沟槽（7）四壁均具有第一二氧化硅氧化层（8），一第一导电多晶硅体（9）嵌入所述沟槽（7）中间处，2个第二导电多晶硅体（11）分别嵌入所述沟槽（7）边缘处且位于第一导电多晶硅体（9）两侧，位于第一导电多晶硅体（9）中下部的第一多晶硅中下部（91）位于沟槽（7）内，位于第二导电多晶硅体（11）中下部的第二多晶硅中下部（111）位于沟槽（7）内，所述第一多晶硅中下部（91）、第二多晶硅中下部（111）和单晶硅外延层（6）之间设有第一二氧化硅氧化层（8）；
其特征在于：相邻肖特基势垒单胞（1）之间的第一二氧化硅氧化层（8）内具有一P掺杂深阱部（12），此P掺杂深阱部（12）的上端延伸至第一二氧化硅氧化层（8）的上表面，所述P掺杂深阱部（12）的下端延伸至单晶硅外延层（6）的下部区域，所述P掺杂深阱部（12）的深度与沟槽（7）的深度比例为10：（6~8）；
位于第一导电多晶硅体（9）上部的第一多晶硅上部（92）位于上金属层（4）内，且第一多晶硅上部（92）四周与上金属层（4）之间设有第二二氧化硅氧化层（10），位于第二导电多晶硅体（11）上部的第二多晶硅上部（112）位于上金属层（4）内，且第二多晶硅上部（112）四周与上金属层（4）之间设有第二二氧化硅氧化层（10），所述金属连线与第一二氧化硅氧化层（8）、第一多晶硅上部（92）和第二多晶硅上部（112）之间设置有一WSi2层（13）。
2.根据权利要求1所述的沟槽肖特基半导体器件，其特征在于：所述第一导电多晶硅体（9）底部与沟槽（7）底部之间的距离小于第二导电多晶硅体（11）底部与沟槽（7）底部之间的距离。
3.根据权利要求1所述的沟槽肖特基半导体器件，其特征在于：所述第一导电多晶硅体（9）中第一多晶硅上部（92）与第一多晶硅中下部（91）的高度比为1：（6~9）。
4.根据权利要求1所述的沟槽肖特基半导体器件，其特征在于：所述第一导电多晶硅体（9）与第二导电多晶硅体（11）的高度比为（3~4）：1。
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