[实用新型]一种锁定检测电路

说明书

本实用新型公开了一种锁定检测电路，所述锁定检测电路包括：状态采样电路、状态扩展电路；锁相环鉴相器的输出信号VUP、锁相环鉴相器的输出信号VDN、锁相环的输入时钟信号Fin、锁相环的反馈时钟信号Fbck、使能信号EN接状态采样电路的输入；状态采样电路输出信号为XPL0、FDD信号，XPL0、FDD信号、使能信号EN接状态扩展电路的输入，PLOCK为锁相检测电路输出信号，PLOCK为高表示锁相环处于锁定状态，PLOCK为低表示锁相环处于失锁状态；解决了现有模拟锁相环系统的不足，实现了模拟锁相环状态检测电路简单，可靠性高，可移植性高，成本低。

技术领域

本实用新型涉及模拟锁相环系统领域，具体地，涉及一种锁定检测电路。

背景技术

锁相环是一种闭环控制电路，当处于锁定状态(稳定)时，能够保持反馈信号与输入参考信号频率相同，并且使其相位差恒定，现被广泛应用于各种时钟同步系统中。传统模拟锁相环如图1所示，一般由鉴相器(1)、电荷泵(2)、环路滤波器(3)、压控振荡器(4)、分频器(5)组成，其中常用的鉴相器如图2所示。系统工作时，系统的各种抖动均能导致锁相环失锁，因此需要专门的锁定检测电路来确定其工作状态(锁定/失锁)，以便系统其它部分做出相应的动作。

目前在模拟锁相环系统中，检测锁相环锁定状态的算法复杂，电路比较繁杂，成本高，可靠性低，可移植性低，不适于低成本集成。

实用新型内容

本实用新型提供了一种锁定检测电路，解决了现有模拟锁相环系统的不足，实现了模拟锁相环状态检测电路简单，可靠性高，可移植性高，成本低。

为实现上述实用新型目的，本实用新型提出一种简单，可靠性高，可移植性高，成本低的模拟锁相环状态检测电路。本申请提供了本实用新型电路结构如图3所示，图中3为状态采样电路，4为状态扩展电路。其中，VUP(图1所示锁相环鉴相器的输出)、VDN(图1所示锁相环鉴相器的输出)、Fin(锁相环的输入时钟)、Fbck(锁相环的反馈时钟)、EN(使能信号)接状态采样电路的输入，状态采样电路输出信号为XPL0、FDD信号，XPL0、FDD信号、 EN(使能信号)接状态扩展电路的输入，PLOCK为锁相检测电路输出信号，高表示锁相环处于锁定状态，低表示锁相环处于失锁状态。

其中，状态采样电路如图4所示，VUP(图1所示锁相环鉴相器的输出)、VDN(图1所示锁相环鉴相器的输出)、Fin(锁相环的输入时钟)、Fbck(锁相环的鉴相器反馈时钟)、EN(使能信号)接状态采样电路的输入，状态采样电路输出信号为XPL0、FDD信号；Fin经过延时后接至D触发器的采样时钟端，VUP接D触发器的输入端；同样的，Fbck经过延时后接至D 触发器的采样时钟端，VDN接D触发器的输入端；采样后的信号分别为SUP、SDN，经过或运算输出信号XPL0，Fbck经过延时后输出时钟FDD。

其中，状态扩展电路如图5所示，XPL0、时钟FDD、EN(使能信号)接状态扩展电路的输入，PLOCK为锁相检测电路输出信号。XPL0接第一个D触发器的输入，时钟FDD接D触发器的采样时钟端，EN接D触发器的使能端，第一个D触发器的输出XPL1再接至第二个D触发器的输入，依次类推，接入5个D触发器；D触发器的输入输出信号XPL0、XPL1、XPL2、 XPL3、XPL4、XPL5经过或非运算后输出信号PL，信号PL接至D触发器的输入端，时钟FDD 接D触发器的采样时钟端，EN接D触发器的使能端，PLOCK为输出信号。

可选地，延时单元通常不足1us，根据实际对锁相精度要求选择具体延时。

可选地，状态延展电路5中D触发器个数确定状态延展时间，可根据实际锁相环稳定速度选择D触发器的个数来确定状态延展时间。

本申请提供的一个或多个技术方案，至少具有如下技术效果或优点：