[实用新型]一种外延复合栅结构功率器件

说明书

本实用新型公开了一种外延复合栅结构功率器件，涉及半导体技术领域，该功率器件在传统功率器件的基础上采用了外延本征硅、氮氧化硅、氮化硅、氧化硅和半绝缘多晶硅构成的多层复合栅结构，沟道的不同位置用不同结构栅极，通过创新的结构设计和材料匹配降低了器件沟道区的漏电，降低缺陷密度，从而降低了栅极缺陷和寄生电容，提升了功率器件的产品性能和可靠性。

技术领域

本实用新型涉及半导体技术领域，尤其是一种外延复合栅结构功率器件。

背景技术

VDMOS(垂直双扩散金属-氧化物半导体场效应晶体管)的漏极和源极分别在器件的两侧，使得电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。

VDMOS最重要的性能参数是工作损耗，VDMOS的工作损耗包括导通损耗、截止损耗和开关损耗三部分，其中，导通损耗由导通电阻决定，截止损耗受反向漏电流大小影响，开关损耗是指器件开关过程中寄生电容充放电带来的损耗。在VDMOS工作状态下，导通损耗的很大一部分是栅极漏电产生的，栅极由于需要承受一定的工作电压，无法避免出现栅极漏电，栅极漏电除了会增加器件的导通损耗外，还会对器件的可靠性造成影响(漏电流会影响栅氧质量)。开关损耗由寄生电容大小决定，寄生电容可以分为栅源电容、栅漏电容和源漏电容三部分，其中栅漏电容对器件的开关损耗影响最大，栅漏电容可以分为氧化层电容和耗尽层电容两部分，氧化层电容受栅氧厚度影响，耗尽层电容受工艺和器件结构影响较大。如图1示出了常规的VDMOS的结构示意图，沟道区域的栅氧直接影响栅极漏电，JFET区域的栅氧影响寄生电容，栅氧结构的设计对VDMOS的工作损耗有较大影响。

实用新型内容

本发明人针对上述问题及技术需求，提出了一种外延复合栅结构功率器件，该功率器件采用多层结构栅极，通过沟道的不同位置用不同的结构栅极，降低了栅极缺陷和寄生电容，提升了产品性能和可靠性。

本实用新型的技术方案如下：

一种外延复合栅结构功率器件，该功率器件使用上述制作方法制作得到，该外延复合栅结构功率器件包括：

衬底，以及设置在衬底表面的外延层；

设置在外延层内部的体区，以及设置在体区内部的源区；

设置在外延层表面的复合栅结构，复合栅结构包括复合硅层、半绝缘多晶硅层、氮氧化硅层和本征硅，本征硅设置在外延层的表面，氮氧化硅层设置在外延层的表面且位于本征硅外侧，复合硅层设置在外延层的表面且位于氮氧化硅层的外侧，复合硅层包括氮化硅层以及形成在氮化硅层的氧化硅制备窗口中的氧化硅层，半绝缘多晶硅层设置在复合硅层的表面，半绝缘多晶硅层、氮氧化硅层和本征硅的上表面齐平；

设置在复合栅结构表面的多晶硅层；

设置在外延层的表面且覆盖多晶硅层的介质层；

以及，设置在在外延层的表面且覆盖介质层的金属层。

本实用新型的有益技术效果是：

本申请公开了一种外延复合栅结构功率器件，该功率器件在传统功率器件的基础上采用外延本征硅、氮氧化硅、氮化硅、氧化硅和半绝缘多晶硅构成的多层复合栅结构，沟道的不同位置用不同结构栅极，通过创新的结构设计和材料匹配降低了器件沟道区的漏电，降低缺陷密度，从而降低了栅极缺陷和寄生电容，使得栅氧可靠性大幅提升，同时对器件的其他性能不会产生影响，提升了产品性能和可靠性。

附图说明

图1是现有常规的VDMOS的结构示意图。

图2是本申请公开的外延复合栅结构功率器件的制作方法的流程图。

图3是本申请公开的外延复合栅结构功率器件的制作工艺示意图。