[实用新型]一种外延沟道超结VDMOS器件有效
| 申请号： | 201821429914.X | 申请日： | 2018-08-31 |
| 公开（公告）号： | CN208674125U | 公开（公告）日： | 2019-03-29 |
| 发明（设计）人： | 范捷;万立宏;王绍荣 | 申请（专利权）人： | 江苏丽隽功率半导体有限公司 |
| 主分类号： | H01L29/08 | 分类号： | H01L29/08;H01L29/10 |
| 代理公司： | 无锡华源专利商标事务所(普通合伙) 32228 | 代理人： | 聂启新 |
| 地址： | 214067 江苏省无锡市*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 超结VDMOS器件 击穿电压 外延沟道 外延层 导通电阻 重掺杂区 沟道 半导体技术领域 本实用新型 漏电 超结结构 导通性能 沟槽填充 提升器件 迁移率 深沟槽 电阻 刻蚀 填充 优化 保证 | ||
1.一种外延沟道超结VDMOS器件，其特征在于，所述器件包括：
衬底；
第一外延层，设置在所述衬底上，所述第一外延层掺杂有第一导电类型离子；
第一沟槽，设置在所述第一外延层的上部的中间，所述第一沟槽中设置有第二外延层，所述第二外延层掺杂有所述第一导电类型离子，且所述第二外延层的掺杂浓度大于所述第一外延层；
两个第二沟槽，设置在所述第一外延层的上部、所述第一沟槽的两侧，所述第二沟槽的宽度小于所述第一沟槽，所述第二沟槽中设置有第三外延层，所述第三外延层掺杂有第二导电类型离子，所述第三外延层的上部设置有重掺杂区，所述重掺杂区中掺杂有所述第二导电类型离子，所述重掺杂区的掺杂浓度大于所述第三外延层；
第四外延层，设置在所述第一外延层上，所述第四外延层掺杂有所述第二导电类型离子；
第三沟槽，设置在所述第四外延层的中间且对应所述第一沟槽，所述第三沟槽贯穿所述第四外延层并与所述第一沟槽连通，所述第三沟槽的宽度大于所述第一沟槽，所述第三沟槽中生长有第五外延层，所述第五外延层掺杂有所述第一导电类型离子，所述第五外延层的掺杂浓度大于所述第二外延层；
两个源区，设置在所述第四外延层的上部、所述第三沟槽的两侧，所述源区中注入有所述第一导电类型离子；
栅氧化层，设置在所述第四外延层上、所述两个源区之间；
多晶硅层，设置在所述栅氧化层上；
介质层，设置在所述第四外延层上且覆盖所述多晶硅层，所述介质层上开设有接触孔；
金属层，覆盖所述器件的外表面。
2.根据权利要求1所述的VDMOS器件，其特征在于，
所述第一导电类型离子为N型离子、所述第二导电类型离子为P型离子；
或者，所述第一导电类型离子为P型离子、所述第二导电类型离子为N型离子。
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