[实用新型]一种集成LDMOS的JFET器件

说明书

本实用新型公开了一种集成LDMOS的JFET器件，涉及半导体技术领域，该JFET器件中LDMOS和JFET共用的漂移区形成于P型衬底中的N型深阱中，LDMOS和JFET共用的漏区由N型深阱表面的N型重掺杂区形成，LDMOS的沟道区形成于N型深阱中的P型阱区中、源区和体区分别由该P型阱区表面的两个重掺杂区形成；JFET的沟道区形成于P型衬底中的P型阱区中、源区和体区分别由N型深阱和该P型阱区表面的两个重掺杂区形成；本申请将超高压LDMOS直接集成到了超高压JFET当中，通过两种晶体管的集成，总面积相比较两种晶体管的面积和大幅减小，提高了芯片集成度，降低了电路设计难度和制造成本，两种晶体管的融合还能够提升器件之间的兼容性，提升芯片的可靠性。

技术领域

本实用新型涉及半导体技术领域，尤其是一种集成LDMOS的JFET器件。

背景技术

在BCD集成电路的应用中，常常同时将超高压的LDMOS(横向双扩散金属氧化物场效应晶体管)器件及JFET(结型场效应晶体管)器件集成到同一颗芯片当中，分别用作开关管和启动管。

超高压的LDMOS是指耐压超过500V的LDMOS器件，为了保证器件的耐压，需要在场极板、漂移区结深、漂移区尺寸、漂移区浓度匹配等许多方面进行精心设计，以降低器件表面电场强度。目前典型的非外延超高压LDMOS的结构示意图请参考图1，各标号对应含义如下：10-P型衬底(Psub)，11-N型深阱(DNW)，12-P型阱区(PW)，13-场氧化层，14-P型top层，15-体区，16-源区，17-漏区，18-多晶硅栅。轻掺杂的N型深阱构成了它的长漂移区，能够保证其承受足够的耐压，为了能承受500V以上的耐压，该N型深阱构成的长漂移区的长度通常在60μm以上。多晶硅栅下方的P型阱区是LDMOS的沟道，通过栅极的偏压可以控制LDMOS的开启与关闭，控制漏源电流的大小，在模拟电路当中，经常被用作开关管进行PWM脉宽调制。LDMOS体区通过P型衬底与衬底电位拉平，在电路当中电位被强制置零，而体区和源极在实际应用当中经常被短接并被动接地

超高压的JFET是指漏端耐压在500V以上的JFET器件，实际比较常用的是LJFET，LJFET的导电路径是横向的，源漏端都分布在硅片正面，与之相对的是导电路径是纵向的VJFET。目前典型的外延型超高压LJFET的结构示意图请参考图2，各标号对应含义如下：20-P型衬底(Psub)，21-N型掩埋阱区(DNW)，22-N型阱(NW)，23-N型表面阱区(HVNW)，24-P型外延(P-EPI)，25-场氧化层，26-P型埋层(BP)，27-P型阱区(PW)，28-JFET源区，29-多晶硅栅，210-JFET漏区。轻掺杂的DNW和表面的HVNW构成了该器件的长漂移区，能够保证其承受足够的耐压，为保证该器件能承受500V以上的耐压，DNW漂移区的长度通常在60μm以上。DNW的结深在8μm以上，HVNW的结深通常只有3μm左右，左侧比较浅的HVNW构成了JFET的导电沟道，在JFET的源极和下方的P-EPI反偏时，JFET将被夹断，因为JFEt结深较浅，因此JFET的夹断电压较低，可以控制在5-15V以内。PW、BP和P+连接构成JFET的体区，JFET的体区与Psub同电位，通常接地零偏。多晶硅栅下方的HVNW为JFET的导电沟道，源极与栅极及体区之间的偏压决定了JFET的HVNW沟道的开启与关闭，决定了沟道电流大小。由于非外延型的LJFET沟道区结深过深，因此JFET夹断比较困难，为了降低夹断电压，通常采用加长JFET沟道的方法，而这样做又大幅增加了器件的面积，牺牲了芯片的集成度。

由此可知，受限于漂移区的尺寸，目前的超高压的LDMOS器件和JFET器件的器件面积都非常大，极大地占用了集成电路的芯片面积，通常这两种超高压器件几乎占据管芯50％-90％的面积，影响了芯片的集成度。

实用新型内容

本发明人针对上述问题及技术需求，提出了一种集成LDMOS的JFET器件，该器件将超高压LDMOS直接集成到了超高压JFET当中，不仅减小了晶体管总面积、提高了芯片集成度，还提升了两者之间的兼容性、提升芯片的可靠性。