[实用新型]半导体互连结构

说明书

本实用新型提供一种半导体互连结构，包括：基底；介电层，位于基底的上表面，介电层内形成有接触孔；第一金属层，形成于接触孔的底部及侧壁上，第一金属层包括成核层；第二金属层，形成于第一金属层上，以填满接触孔，第二金属层包括种子层，第二金属层的电阻率小于第一金属层的电阻率。本实用新型通过先于接触孔内低温形成第一金属层后再形成第二金属层，可以避免在接触孔内填充的金属层内部形成孔洞，从而可以有效降低填充的整体金属层的电阻值；第二金属层的电阻率小于第一金属层的电阻率，可以进一步降低填充的整体金属层的电阻值。

技术领域

本实用新型属于集成电路制造技术领域，特别是涉及一种半导体互连结构。

背景技术

在现有半导体公司中，使用化学气相沉积工艺(CVD)进行钨膜沉积是许多半导体制造中的常见工艺。在现有工艺中，如图1所示，一般是通过将位于基底10’上，且内部形成有接触孔11的介电层10置于真空腔室内加热到工艺温度后，先依次于接触孔11内形成粘附阻挡层12及成核种子层13后，在于所述接触孔11内沉积形成钨金属层14。

然而，随着器件小型化的不断深入，半导体互连结构的尺寸越来越小，在使用现有的化学气相沉积工艺对高深宽比的所述接触孔11进行一步填充形成所述钨金属层14时，容易在所述接触孔11内的所述钨金属层14中形成孔洞15，所述孔洞15的存在会导致后续铜工艺中存在电迁移问题，且会使得接触孔内填充金属层的电阻值较大，从而导致半导体器件的可靠性下降。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种半导体互连结构，用于解决现有技术中采用现有的化学气相沉积工艺于接触孔内一步形成所述钨金属层时会在填充的钨金属层内形成孔洞，使得导致后续铜工艺中存在电迁移问题，且会使得接触孔的电阻值较大，从而导致半导体器件的可靠性下降。

为实现上述目的及其他相关目的，本实用新型提供一种半导体互连结构的制备方法，所述半导体互连结构的制备方法包括如下步骤：

1)提供一基底，所述基底上形成有介电层，于所述介电层内形成接触孔；

2)以低温化学气相沉积的方式至少于所述接触孔的底部和侧壁形成第一金属层，所述第一金属层包括成核层；及

3)以包含低电流密度电镀的电镀方式于所述第一金属层上形成第二金属层，所述第二金属层包括种子层，所述第二金属层的电阻率小于所述第一金属层的电阻率。

作为本实用新型的一种优选方案，步骤1)中形成的所述接触孔的深宽比大于5。

作为本实用新型的一种优选方案，步骤2)中沉积的所述第一金属层的材料包括钨；步骤3)沉积的所述第二金属层的材料包括铜。

作为本实用新型的一种优选方案，步骤2)中，用于形成所述第一金属层的反应气体包括六氟化钨及甲硅烷。

作为本实用新型的一种优选方案，步骤2)中，形成所述第一金属层的温度不高于300℃，形成的所述第一金属层的厚度介于500埃～700埃之间。

作为本实用新型的一种优选方案，骤2)包括如下步骤：

2-1)至少于所述接触孔的底部及侧壁形成所述成核层；及

2-2)于所述成核层的表面形成所述第一金属层的主体层，所述成核层的材料与所述第一金属层的主体层材料相同。

作为本实用新型的一种优选方案，所述成核层的沉积周期介于8～10之间。

作为本实用新型的一种优选方案，于不高于300℃的温度条件下使用乙硼烷及六氟化钨作为反应气体沉积一个沉积周期；并于不高于300℃的温度条件下使用甲硅烷及六氟化钨作为反应气体沉积7～9个沉积周期。

作为本实用新型的一种优选方案，步骤3)包括如下步骤：