[实用新型]一种用于5G基站通信的电荷泵锁相环CPPLL

说明书

一种用于5G基站通信的电荷泵锁相环CPPLL，包括：鉴相鉴频器(PFD)，采用双反相器增加脉冲宽度，采用大尺寸电流源晶体管来减小电流不匹配，采用串联连接的常通传输门消除相位差；电荷泵(CP)，采用差分电荷泵解决电荷共享问题；低通滤波器(LPF)，采用高阶低通滤波器，减小稳态误差；压控振荡器(VCO)，通过采用NMOS开关控制的单位面积电容，合并采用双VCO结构。分频器(Divider)，采用双模预分频技术。本PLL实现方法，可满足5G基站通信电路在24.75‑42.5GHz频段性能要求，相位噪声、功耗指标优于标准规范要求。

技术领域

本实用新型涉及集成电路技术领域，尤其涉及一种可用于5G基站间通信用的，宽频带、低功耗、低相位噪声的电荷泵锁相环(CPPLL)。

背景技术

锁相环(Phase Locked Loop，PLL)是一种相位负反馈控制系统，使受控振荡器的频率和相位与输入信号保持确定关系，并抑制输入信号中的噪声以及压控振荡器的相位噪声。电荷泵锁相环(Charge Pump PLL，CPPLL)具有频率获取能力强、理论上无限大的频率牵引范围零静态相位误差，因此电荷泵锁相环成为现代流行的锁相环设计结构。电荷泵锁相环的基本结构如图1所示，由图可见，电荷泵锁相环主要由鉴频鉴相器(Phase FrequencyDetector， PFD)，电荷泵(Charge Pump，CP)，低通滤波器(Low-Pass Filter，LPF)，压控振荡器(Voltage Control Oscillator，VCO)和分频器(Divider)组成。随着无线通信飞速发展，低成本、低功耗CMOS工艺技术得到不断进步。无线收发器的大部分单元电路都能够单片实现，但高速、低功耗射频CMOS锁相环的设计仍然是难点。衡量锁相环性能的标准是频域的相位噪声的大小，而锁相环系统的相位噪声几乎在其组成的每个模块都有贡献，影响较大的低频相位噪声主要来源于工作频率相对较低的模拟电路模块，即PFD、CP和LPF等。而现有的锁相环设计还存在功耗高、噪声大等缺点。

实用新型内容

本实用新型要解决的技术问题是通过对PFD、CP、LPF、VCO、Divider等各个模块的设计以及对电荷泵锁相环CPPLL电路的综合设计，提供一种宽频带、低功耗、低相位噪声的电荷泵锁相环。为达到上述技术要求，本实用新型针对上述各模块都采用相应设计以得到明显的整体性能提升。

对鉴相鉴频器(PFD)设计，当两个输入信号之间存在微小相位差异时，由于电路各节点存在寄生电容，会限制脉冲上升和下降的速度，这些脉冲没有足够的时间达到逻辑高电平，最终导致电荷泵的开关不能正常导通，VCO的输出相位不能锁定到输入的参考频率上，恶化锁相环的相位噪声性能和抖动性能，本实用新型采用双反相器增加脉冲宽度，采用大尺寸电流源晶体管来减小电流不匹配，采用与PFD输出端串联连接的常通传输门消除相位差，最终达到PLL的稳定性要求。

对电荷泵(CP)设计，电流源漏端寄生电容会引起电荷共享问题，采用差分电荷泵方案解决。

低通滤波器(LPF)，滤除电荷泵输出信号中的高频噪声，通常采用一、二阶滤波器方案，本实用新型采用高阶低通滤波器，可大幅度减小稳态误差，给VCO提供平稳的控制电压。

压控振荡器(VCO)，通过采用NMOS开关控制的单位面积电容，合并采用双VCO结构，避免谐振电路死区，保证谐振电路的噪声性能、工作频率稳定性、整个锁相环的频率调谐服务。

分频器(Divider)，对VCO的输出信号进行可调节的分频，采用双模预分频技术，并采用划分单元功能模块实现电路整体功能的技术实现高频操作、小面积、低功耗。

本实用新型采用上述PFD、CP、LPF、VCO、Divider模块的定制设计和PLL的综合设计，可满足24.75-42.5GHz宽频带电荷泵锁相环CPPLL的相位裕度指标要求，在45nm的CMOS工艺条件，达到低相位噪声和低功耗，满足5G基站通信电路要求。

附图说明