[实用新型]一种半导体结构

说明书

本实用新型提供一种半导体结构，该半导体结构包括衬底、隔离沟槽、多条字线沟槽、栅极及导电层，其中，隔离沟槽形成于衬底中，以在衬底中界定出多个有源区，隔离沟槽下部依次填充有第一介质层与第二介质层；多条字线沟槽形成于衬底中，字线沟槽包括穿过有源区的栅极沟槽、穿过隔离沟槽的导电沟槽以及位于导电沟槽的底部两侧并与导电沟槽连通的微沟槽；栅极形成于栅极沟槽中；导电层形成于隔离沟槽上部，并填充微沟槽。该微沟槽中填充的导电层增加了导电沟槽的宽度，并且微沟槽的导电层与栅极的导电层连接形成一导电区域。本实用新型在不增加晶体管尺寸的同时，保证导电沟道宽度的增加，有利于提高存取晶体管的驱动电流和导通电流。

技术领域

本实用新型属于半导体集成电路领域，涉及一种半导体结构。

背景技术

在目前半导体产业中，存储器件在集成电路产品中占有很大比例。存储器中通常包括多个存储单元，例如存取晶体管。

随着半导体技术的不断发展，半导体器件集成度越来越高，相应的元件尺寸越来越小，存取晶体管的导电沟道宽度也随之缩减，进而导致存取晶体管的驱动电流和导通电流降低。导电沟道的驱动电流和导通电流的大小对存取晶体管的性能有着直接的影响。当驱动电流和导通电流减小时，将导致数据存取速度降低，影响存储器性能。

因此，如何在集成度越来越高的情况下，提高存取晶体管的驱动电流和导通电流非常关键。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种半导体结构，用于解决现有技术中存取晶体管的驱动电流和导通电流降低的问题。

为实现上述目的及其他相关目的，本实用新型提供一种半导体结构，包括：

衬底；

隔离沟槽，形成于所述衬底中，以在所述衬底中界定出多个有源区，所述隔离沟槽下部依次填充有第一介质层与第二介质层；

多条字线沟槽，形成于所述有源区和所述隔离沟槽中，所述字线沟槽包括穿过所述有源区的栅极沟槽、穿过所述隔离沟槽的导电沟槽以及位于所述导电沟槽的底部两侧并与所述导电沟槽连通的微沟槽；

栅极，形成于所述栅极沟槽中；

导电层，形成于所述隔离沟槽上部，并填充进所述微沟槽。

可选地，所述第一介质层对所述第二介质层的刻蚀选择比大于1。

可选地，所述第一介质层的材质包括硼磷硅玻璃，所述第二介质层的材质包括氧化硅，

可选地，所述第一介质层形成于所述隔离沟槽的侧壁和底部，所述第二介质层形成于所述第一介质层的上方。

可选地，在所述隔离沟槽被所述字线沟槽穿过的位置，所述第一介质层顶面低于所述第二介质层顶面，所述第二介质层的顶面低于所述衬底的顶面，在所述隔离沟槽未被所述字线沟槽穿过的位置，所述第二介质层的顶面与所述第一介质层的顶面齐平。

可选地，所述第一介质层厚度为隔离沟槽宽度的10％-40％。

可选地，所述微沟槽由所述衬底、所述第一介质层及所述第二介质层限定而成，所述微沟槽的深度为所述导电沟槽深度的3％-40％。

可选地，所述半导体结构更包括源极掺杂区和漏极掺杂区，所述源极掺杂区和漏极掺杂区位于所述栅极沟槽的两侧。

可选地，所述栅极的顶面低于所述源极掺杂区和所述漏极掺杂区对应的衬底表面。

可选地，所述栅极自下而上包括栅介质层、功函数层及栅极电极层，且所述栅介质层、所述功函数层及所述栅极电极层皆填充于进所述微沟槽中。

可选地，所述功函数层和所述栅极电极层的刻蚀选择比大于1，所述功函数层的顶面低于所述栅极电极层的顶面。