[实用新型]半导体器件和集成电路

说明书

本公开提供了半导体器件，包括：半导体衬底；栅极结构，位于半导体衬底之上；轻掺杂区，位于半导体衬底内且位于栅极结构两侧；以及源极结构和漏极结构，分别位于栅极结构两侧且位于轻掺杂区内，轻掺杂区的掺杂浓度小于源极结构、漏极结构的掺杂浓度，其中，轻掺杂区形成有点缺陷。基于此，本公开还提供了包括至少两个半导体器件的集成电路。本公开能够在不加大制造工艺的复杂程度和集成电路面积的同时提高半导体器件的击穿电压，能基于同一工艺制造出具有不同击穿电压的半导体器件且不影响开关速度等工作性能。

技术领域

本实用新型涉及半导体技术领域，更具体地，涉及半导体器件和集成电路。

背景技术

在CMOS工艺中，轻掺杂(lightly doped)结构已经成为了集成电路中的一种基本结构。这种具有低掺杂浓度的结构位于沟道中，且靠近半导体器件的源极和/或漏极，从而能够承受部分电压、防止半导体器件的热电子退化效应、减轻短沟道效应的影响。

半导体器件的源漏掺杂区与衬底(或阱区)形成源漏PN结，源漏结深是指衬底(或外延层)表面至源漏掺杂区浓度等于衬底浓度之处的距离。对于具有轻掺杂结构的半导体器件来说，轻掺杂结构向源漏PN结过渡的浓度梯度越缓，该半导体器件的耐高压性能就越好，即击穿电压越大。也就是说，半导体器件的轻掺杂结构由半导体衬底向源漏PN结过渡的浓度梯度在一定条件下决定了半导体器件的耐高压性能。

目前，随着CMOS工艺的发展，器件尺寸逐渐缩小。为了减轻短沟道效应、改善半导体器件的一些工作性能，需要相应地将源漏结深和轻掺杂结构变浅(例如在45nm-CMOS逻辑工艺中，轻掺杂结构的深度已小于20nm)，以使半导体器件具有更快的开关速度和更小的漏电流。为了实现较浅的源漏结深和轻掺杂结构，在半导体器件的制造过程中只允许用很短的快速热退火过程激活源漏掺杂区和轻掺杂结构内的杂质元素。

一些应用中，常常需要在形成标准/低压半导体器件的同时形成具有一定耐高压性能的高压半导体器件。若直接采用上述现有的半导体制造工艺形成高压半导体器件，则短时间的快速热退火过程只能在高压半导体器件内形成较浅的源漏结深和轻掺杂结构，无法达到期望的击穿电压(例如直接利用标准55nm-CMOS逻辑工艺制造的高压MOS器件，仅具有19V左右的击穿电压)，从而无法满足耐高压要求；若在上述制造工艺的基础上延长快速热退火过程的时间或增加额外的热过程，则高压半导体器件内能够形成足够深的源漏结深，轻掺杂结构向源漏PN结过渡的浓度梯度较缓，从而具有足够大的击穿电压，但是与高压半导体器件同步形成的标准/低压半导体器件内的源漏结深和轻掺杂结构也会相应地加深，导致标准/低压MOS器件的开关速度等工作性能变差，并且也加大了制造工艺的复杂程度。

实用新型内容

为了解决上述现有技术存在的问题，本实用新型提供一种半导体器件和集成电路，其能够在不加大制造工艺的复杂程度和集成电路面积的同时提高半导体器件的击穿电压，并能基于相同的工艺同步制造出具有不同击穿电压的半导体器件且不影响开关速度等工作性能。

根据本实用新型的一方面，提供了一种半导体器件，包括：半导体衬底；栅极结构，位于所述半导体衬底之上；轻掺杂区，位于所述半导体衬底内且位于所述栅极结构两侧；以及源极结构和漏极结构，分别位于所述栅极结构两侧且位于所述轻掺杂区内，所述轻掺杂区的掺杂浓度小于所述源极结构、所述漏极结构的掺杂浓度，其中，所述轻掺杂区形成有点缺陷。

优选地，所述点缺陷通过向所述轻掺杂区注入间隙原子形成。

优选地，所述间隙原子包括硅原子。

优选地，所述间隙原子的注入深度与所述轻掺杂区的注入深度一致。

优选地，所述轻掺杂区延伸至对应的所述栅极结构的下方。

优选地，所述半导体器件包括增强型NMOS、增强型PMOS、耗尽型NMOS、耗尽型PMOS、DMOS器件以及IGBT器件中的任一种。