[实用新型]一种针对多负载DDRX互连菊花链拓扑的优化结构

说明书

本实用新型公开了高速PCB设计技术领域中的一种针对多负载DDRX互连菊花链拓扑的优化结构，在驱动端的输出主干道上设有若干个负载，相邻两个负载之间通过中间走线连接，输出主干道的特征阻抗小于中间走线的特征阻抗。本实用新型通过调整菊花链拓扑主干与分支部分走线的特征阻抗，使信号路径的特征阻抗趋于一致，改善了阻抗连续性，从而有效减轻信号的反射，减小了容性负载效应的影响，提高了信号完整性。

技术领域

本实用新型涉及高速PCB设计技术领域，具体的说，是涉及一种针对多负载DDRX互连菊花链拓扑的优化结构。

背景技术

印制电路板(Printed Circuit Board，PCB板)又称印刷电路板，是电子产品的物理支撑以及信号传输的重要组成部分。随着DDR(Double Data Rate Synchronous DynamicRandom Access Memory)技术的更新升级，信号速率不断提升，互连链路的非理想效应越来越显著，主要表现在多负载的情况下。

由于分支和负载芯片较多，容性负载的影响不可避免：首先，普通过孔是呈容性的；其次芯片封装上存在寄生电容(约0.33～0.44pF)；此外Die(芯片裸片，未封装前的形式)上存在寄生电容(约0.77～2.12pF)。所有的这些电容效应都会降低信号传输路径的有效特征阻抗。

传统方法将同一信号的各段走线控制为相同的特征阻抗值(如单端线50欧姆，差分线100欧姆)，由于容性负载的影响，信号路径的有效特征阻抗会发生变化，导致信号路径阻抗的不连续，进而造成信号的反射，从而制约了高速多负载DDRX(“X”表示不同代的DDR技术)互连设计的实现。

上述缺陷，值得改进。

发明内容

为了克服现有的技术的不足，本实用新型提供一种针对多负载DDRX互连菊花链拓扑的优化结构。

本实用新型技术方案如下所述：

一种针对多负载DDRX互连菊花链拓扑的优化结构，在驱动端的输出主干道上设有若干个负载，相邻两个所述负载之间通过中间走线连接，其特征在于，所述输出主干道的特征阻抗小于所述中间走线的特征阻抗。

根据上述方案的本实用新型，其特征在于，所述输出主干道的特征阻抗为所述中间走线的特征阻抗的0.7-0.9倍。

根据上述方案的本实用新型，其特征在于，所述负载为4个DDR颗粒时，所述输出主干道的特征阻抗较所述中间走线的特征阻抗小5欧姆。

根据上述方案的本实用新型，其特征在于，所述负载为8个DDR颗粒时，所述输出主干道的特征阻抗较所述中间走线的特征阻抗小10欧姆。

根据上述方案的本实用新型，其特征在于，所述输出主干道线宽大于所述中间走线的线宽。

根据上述方案的本实用新型，其特征在于，所述负载所在的分支走线的特征阻抗大于所述中间走线的特征阻抗。

进一步的，所述分支走线的特征阻抗为所述中间走线的特征阻抗的1.1-1.2倍。

进一步的，所述输出主干道线宽大于所述中间走线的线宽，所述分支走线的线宽小于所述中间走线的线宽。

根据上述方案的本实用新型，其有益效果在于，本实用新型通过调整菊花链拓扑主干与分支部分走线的特征阻抗，使信号路径的特征阻抗趋于一致，改善了阻抗连续性，从而有效减轻信号的反射，减小了容性负载效应的影响，提高了信号完整性。

附图说明

图1为本实用新型的结构示意图。

图2为本实用新型微带线阻抗的示意图。

图3为本实用新型带状线阻抗的示意图。