[实用新型]时钟占空比校准电路

权利要求书

1.一种时钟占空比校准电路，其特征在于，包括：

延时链组，包括至少三个串联的延时链，所述延时链组根据接收的输入时钟信号，通过各所述延时链生成调节所述输入时钟信号占空比的延时信号；其中，位于首端的所述延时链输出的所述延时信号的延时精度能够使所述输入时钟信号的占空比粗略接近50％，位于尾端的所述延时链输出的所述延时信号的延时精度能够使所述输入时钟信号的占空比达到50％±1％；

时钟发生器，用于接收所述输入时钟信号和位于尾端的所述延时链输出的所述延时信号，并发出输出时钟信号；

占空比检测器，与所述时钟发生器连接，用于检测所述输出时钟信号的占空比，并根据所述输出时钟信号的占空比调整各所述延时链的长度。

2.如权利要求1所述的时钟占空比校准电路，其特征在于，还包括：

译码器，用于连接到寄存器，所述译码器根据所述寄存器中的编码值，得到所述时钟信号当前的时钟信号频率；

控制单元，连接于所述译码器和所述延时链组之间，用于调整位于首端的所述延时链的初始长度至粗略接近所述当前的时钟信号频率一半的长度位置；还用于调整其余的所述延时链的初始长度至中间长度位置。

3.如权利要求2所述的时钟占空比校准电路，其特征在于，所述控制单元还与所述占空比检测器连接，用于根据所述占空比检测器输出的信号，调节各所述延时链的长度。

4.如权利要求3所述的时钟占空比校准电路，其特征在于，所述控制单元包括多个计数器，所述计数器的数量与所述延时链的数量相对应；所述计数器用于统计对应的延时链的当前长度，并根据所述占空比检测器输出的信号，调节对应的所述延时链的长度。

5.如权利要求4所述的时钟占空比校准电路，其特征在于，所述占空比检测器输出的信号包括增加信号和减少信号；

当所述计数器接收到所述增加信号时，增加所述延时链的长度；当所述计数器接收到所述减少信号时，减少所述延时链的长度。

6.如权利要求2所述的时钟占空比校准电路，其特征在于，所述时钟信号频率包括1600MHz至666.5MHz之间的频率。

7.如权利要求1所述的时钟占空比校准电路，其特征在于，所述延时链组包括三个串联的所述延时链，位于首端的所述延时链用于将所述延时信号调节至第一精度，位于中间的所述延时链用于将调节至所述第一精度的所述延时信号调节至第二精度，位于尾端的所述延时链用于将调节至所述第二精度的所述延时信号调节至第三精度。

8.如权利要求7所述的时钟占空比校准电路，其特征在于，位于首端的所述延时链的调节范围为200ps-3200ps，所述第一精度为187.5ps；位于中间的所述延时链的调节范围为0ps-200ps，所述第二精度为12.5ps；位于尾端的所述延时链的调节范围为0ps-16ps，所述第三精度为1ps。

9.一种半导体存储器，其特征在于，包括如权利要求1至8任一项权利要求所述的时钟占空比校准电路。