[实用新型]一种延迟锁相环、时钟系统和通信设备

权利要求书

1.一种延迟锁相环，其特征在于，所述延迟锁相环包括鉴相器、电荷泵、可编程滤波电容和可编程延迟链；其中，鉴相器对输入参考信号CLKIN和反馈信号ph[6]进行相位比较，输出第一电压信号Vcp给电荷泵；电荷泵对可编程滤波电容进行充放电并输出第二电压信号Vctrl给可编程延迟链；可编程延迟链在电荷泵输出的第二电压信号Vctrl的控制下对输入参考信号CLKIN产生延迟并输出6个等时间延迟的第一输出信号ph[1]、第二输出信号ph[2]、第三输出信号ph[3]、第四输出信号ph[4]、第五输出信号ph[5]和第六输出信号ph[6]；其中第六输出信号ph[6]作为反馈信号输入至鉴相器，形成一个环路；可编程滤波电容根据第一多位宽数据m[2:0]值确定电容值，以改变环路带宽和锁定时间；可编程延迟链根据第二多位宽数据ITC[2:0]和第三多位宽数据C[2:0]确定延迟调节增益和延迟调节范围。

2.如权利要求1所述的延迟锁相环，其特征在于，所述延迟锁相环还包括启动控制器，启动控制器根据输入参考信号CLKIN和可编程延迟链输出的第四输出信号ph[4]和第六输出信号ph[6]来判断是否产生假锁，如果产生假锁，则将第一电压信号Vcp拉到电源电压使整个环路恢复到初态。

3.如权利要求1所述的延迟锁相环，其特征在于，所述电荷泵包括第一尾电流源lcp1、第二尾电流源lcp2、PMOS开关MP1和NMOS开关MN1，PMOS开关MP1和NMOS开关MN1都由鉴相器输出的第一电压信号Vcp控制；PMOS开关MP1的门极接鉴相器输出的第一电压信号Vcp，源极接第一尾电流源lcp1，PMOS开关MP1的漏极接NMOS开关MN1的漏极，作为输出端输出第二电压信号Vctrl；NMOS开关MN1的门极接鉴相器输出的第一电压信号Vcp，源极接第二尾电流源lcp2。

4.如权利要求1所述的延迟锁相环，其特征在于，所述可编程滤波电容包含三个电容和分别与三个电容串联的三个开关，每个电容的一端分别接电源电压VDDA，每个电容的另一端分别接一个开关，三个电容分别被与其串联的开关控制；三个开关分别接电荷泵的第二电压信号Vctrl，三个开关分别被第一多位宽数据m[2:0]控制。

5.如权利要求1所述的延迟锁相环，其特征在于，所述可编程延迟链包括6个相同的可编程延迟单元，每个可编程延迟单元包括偏置电路和延迟单元，偏置电路为延迟单元提供所需要的偏置电压信号Vbp与Vbn；第二电压信号Vctrl通过控制偏置单元来控制延迟单元的偏置电压，进而控制延迟单元的延迟时间。

6.如权利要求5所述的延迟锁相环，其特征在于，所述可编程延迟单元中的偏置电路包含2个PMOS晶体管和2个NMOS晶体管；2个PMOS晶体管组成一个电流镜，产生偏置电压Vbp；第二电压信号Vctrl接在其中一个NMOS晶体管的门极，另一个NMOS晶体管连结成一个二极管，作为负载，产生偏置电压Vbn；2个PMOS晶体管的漏极分别与2个NMOS晶体管的漏极连接。

7.如权利要求5所述的延迟锁相环，其特征在于，所述每一个延迟单元包括两个可控尾电流源、两端分别接一个可控尾电流源的反相器和接反相器的输出端的负载电容；第二多位宽数据ITC[2:0]控制可编程延迟单元的两个可控尾电流源的尾电流大小，第三多位宽数据C[2:0]控制反相器的负载电容大小；反相器的负载电容包含三个电容和分别与三个电容串联的三个开关，每个电容的一端分别接电源电压VDDA，每个电容的另一端分别接一个开关，三个电容分别被与其串联的开关控制；三个开关分别接延迟单元的输出端OUT，三个开关分别被第三多位宽数据C[2:0]控制。

8.如权利要求7所述的延迟锁相环，其特征在于，所述每个可控尾电流源包括三个电流源和分别与三个电流源串联的三个开关；三个尾电流源分别被可控尾电流源的三个开关控制；第二多位宽数据ITC[2:0]控制可控尾电流源的三个开关。