[实用新型]一种时钟占空比调整电路

说明书

本实用新型公开了一种占空比调整电路，该占空比调整电路包括：逻辑控制电路和触发器，其中：逻辑控制电路的数据输入端接收待发送数据，逻辑控制电路的输出端与触发器的输入端相连；触发器的时钟信号输入端接收输入时钟信号，触发器的输出端作为时钟占空比调整电路的输出端，将输出时钟信号输出。本实用新型利用待发送数据根据配置好的待发送数据与输出时钟信号的占空比对应关系选择时钟码型，并且利用数据先后顺序进行码型拼接，再用输入时钟信号同步拼接好的码型，便可以实现输入数据对时钟的调制，保证时钟频率不变的情况下实现传输时钟的同时传输数据，并保证时钟具有低抖动的特性。

技术领域

本实用新型涉及电路设计技术领域，更具体的说，是涉及一种时钟占空比调整电路。

背景技术

随着通信技术的不断发展，通信所用PCB单板的器件和走线密度不断增加，设计难度不断提高。为了降低走线密度和设计难度，出现了通过调制时钟传递数据的通信技术，即：通过改变时钟的占空比实现不改变时钟频率对时钟的调制。

目前，现有技术中对时钟占空比的调整主要通过改变时钟的上升沿的时间和下降沿的时间，但是这种实现方式在实现时钟占空比的调整的过程中会降低时钟的上升时间和下降时间，导致抖动特性变差，而当传输数据有帧同步等需要时，难以保证调制后的时钟信号与帧信号的同步。

实用新型内容

有鉴于此，本实用新型提供了一种时钟占空比调整电路，以解决现有技术中通过改变时钟的上升沿的时间和下降沿的时间实现占空比的调整使得时钟的上升时间和下降时间降低，从而导致抖动特性变差，以及难以保证调制后的时钟信号与帧信号的同步的问题。

为实现上述目的，本实用新型提供如下技术方案：

一种时钟占空比调整电路，包括：逻辑控制电路和触发器，其中：

所述逻辑控制电路的数据输入端接收待发送数据，所述逻辑控制电路的输出端与所述触发器的输入端相连；

所述触发器的时钟信号输入端接收所述输入时钟信号，所述触发器的输出端作为所述时钟占空比调整电路的输出端，将输出时钟信号输出；

所述逻辑控制电路根据所述待发送数据、所述输入时钟信号的频率信息、所述输出时钟信号的频率信息以及待发送数据与输出时钟信号的占空比映射关系确定所述待发送数据对应的待拼接码型，并按所述待发送数据的顺序将所述待拼接码型进行拼接，得到所述待发送数据对应的码型信号；

所述触发器接收所述待发送数据对应的码型信号，并在所述输入时钟信号的作用下，输出所述输出时钟信号。

进一步的，所述逻辑控制电路包括：控制单元和存储单元，其中：

所述控制单元的第一端作为所述逻辑控制电路的数据输入端，所述控制单元的第二端作为所述逻辑控制电路的输出端，所述控制单元的第三端与所述存储单元相连；

所述存储单元用于存储所述输入时钟信号的频率信息、所述输出时钟信号的频率信息以及所述待发送数据与输出时钟信号占空比映射关系；

所述控制单元用于根据所述待发送数据、所述输入时钟信号的频率信息、所述输出时钟信号的频率信息以及所述待发送数据与输出时钟信号的占空比映射关系确定所述待发送数据对应的待拼接码型，并按所述待发送数据的顺序将所述待拼接码型进行拼接，得到所述待发送数据对应的码型信号。