[实用新型]半导体器件

说明书

本公开提供一种半导体器件，包括：第一导电类型的半导体衬底，所述衬底上设有沟槽隔离结构；有源区，设置于所述沟槽隔离结构之间，包括源极区域、漏极区域，所述源极区域、所述漏极区域均包括所述第一导电类型的第一掺杂区域和第二导电类型的第二掺杂区域，所述第二掺杂区域位于所述第一掺杂区域的上表层，所述漏极区域还包括连接于所述第二掺杂区域下部的第三掺杂区域；埋入式字线结构，所述埋入式字线结构设置于所述源极区域和所述漏极区域之间并贯穿所述第二掺杂区域，其中所述第三掺杂区域位于所述埋入式字线结构之间。本公开提供的半导体器件可以在限制LDD区域宽度的同时提高LDD区域的活化离子浓度。

技术领域

本公开涉及半导体制造技术领域，具体而言，涉及一种半导体器件。

背景技术

随着DRAM(Dynamic Random Access Memory，动态随机存取存储器)制造技术的发展，相同存储芯片尺寸下，利用存取器件的微缩来增加存储单元的密度成为了提高存储能力的主要趋势。当DRAM存储单元尺寸由6F2微缩至4F2时，相邻存储器件的距离缩短将造成相邻晶体管与字符线之间的耦合效应更强，进而造成存储单元一条行线上的存储器件在频率性开关操作过程中引起相邻行线的存储器件漏电流增加，这种效应称为行锤效应(RowHammer Effect)。相关技术中，曾提出在相邻埋藏字元线(Buried Word Line)的存储器件的共源/漏区，在N型阱的植入过程中，通过增加一道掩模曝光显影工艺来增加一道磷离子注入的步骤，以改变存储数组器件结构内部阱的掺杂浓度分布情形。

通过设置正确的磷离子植入剂量及能量来调整空乏区的位置，可以通过空乏区内电场产生的区域性屏蔽效应(Shield effect)来减少特定字符在线存储器件在频率性操作时锤门(hammering gate)引发通漏电流中电子移动到相邻字符在线存储器件的机会。然而，多一道掩模曝光显影工艺将会增加制造成本，因此，需要一种能够不增加制造成本的改善行锤效应的器件结构。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

实用新型内容

本公开的目的在于提供一种半导体器件，用于至少在一定程度上克服相关技术为降低行锤效应而增加制造成本的问题。

根据本公开的第一方面，提供一种半导体器件，包括：

第一导电类型的半导体衬底，所述衬底上设有沟槽隔离结构；

有源区，设置于所述沟槽隔离结构之间，包括源极区域、漏极区域，所述源极区域、所述漏极区域均包括所述第一导电类型的第一掺杂区域和第二导电类型的第二掺杂区域，所述第二掺杂区域位于所述第一掺杂区域的上表层，所述漏极区域还包括连接于所述第二掺杂区域下部的第三掺杂区域；

埋入式字线结构，所述埋入式字线结构设置于所述源极区域和所述漏极区域之间并贯穿所述第二掺杂区域，其中所述第三掺杂区域位于所述埋入式字线结构之间。

在本公开的示例性实施例中，所述第二掺杂区域的形成过程包括：

对所述第一掺杂区域注入第一剂量的半导体离子以形成第一非晶化区域；

对所述第一非晶化区域进行第一次第二导电类型离子注入制程，并进行快速热退火工艺以及固相外延再结晶工艺；

其中，所述半导体离子包括硅离子或锗离子，所述半导体离子的注入剂量大于3e14cm^-2。

在本公开的示例性实施例中，所述第三掺杂区域的形成过程包括：

对所述埋入式字线结构之间的所述第二掺杂区域与所述第一掺杂区域的接面注入第三剂量的半导体离子以形成第二非晶化区域；