[实用新型]一种多路同步采样时钟电路

权利要求书

1.一种多路同步采样时钟电路，其特征在于，包括集成芯片O3、集成芯片O4、集成芯片U82、集成芯片U78、可调电阻R489、电感FB13、电阻R490、电阻R491、电阻R504、电阻R505、电阻R507、电容C702、电容C703、电容C704、电容C705、电容C748，其中，所述可调电阻R489的一端与参考电压VREF_AD连接，所述可调电阻R489的另一端分别与所述集成芯片O3的第一引脚、所述集成芯片O4的第一引脚连接，所述集成芯片O3的第二引脚接地，所述集成芯片O3的第三引脚与所述电阻R490的一端连接，所述集成芯片O3的第四引脚分别与所述电容C702的一端、所述电感FB13的一端连接，所述电容C702的另一端接地，所述电感FB13的另一端与电压VCC3.3_D连接，所述集成芯片O4的第二引脚与所述电容C703的一端均接地，所述集成芯片O4的第三引脚与所述电阻R491的一端连接，所述集成芯片O4的第四引脚分别与所述电容C703的另一端、参考电压VREF_AD连接，所述电阻R491的另一端分别与所述电阻R490的另一端、所述集成芯片U82的第一引脚连接，所述集成芯片U82的第二引脚与所述电阻R507的一端连接，所述电阻R507的另一端与参考电压VREF_AD连接，所述集成芯片U82的第三引脚与信号CLK_40M_IN1连接，所述集成芯片U82的第四引脚接地，所述集成芯片U82的第五引脚与信号CLK_40M_IN3连接，所述集成芯片U82的第七引脚与信号CLK_40M_IN4连接，所述集成芯片U82的第八引脚与信号CLK_40M_IN2连接，所述集成芯片U82的第六引脚分别与所述电阻R504的一端、所述电阻R505的一端、所述电容C748的一端连接，所述电阻R505的另一端与参考电压VREF_AD连接，所述电阻R504的另一端与电压VCC3.3_D连接，所述电容C748的另一端接地，所述电容C704的一端分别与电压VREF_AD、所述集成芯片U78的第二引脚连接，所述电容C704的另一端接地，所述集成芯片U78的第一引脚分别与电压VCC3.3_D、所述电容C705的一端连接，所述电容C705的另一端与所述集成芯片U78的第三引脚均接地。

2.根据权利要求1所述的一种多路同步采样时钟电路，其特征在于，所述集成芯片O3为OXICILATOR_40M。

3.根据权利要求1所述的一种多路同步采样时钟电路，其特征在于，所述集成芯片O4为40MHz。

4.根据权利要求1所述的一种多路同步采样时钟电路，其特征在于，所述集成芯片U78为REF3130。

5.根据权利要求1所述的一种多路同步采样时钟电路，其特征在于，所述集成芯片U82为CDCLVC1104_PW_8。

6.根据权利要求1所述的一种多路同步采样时钟电路，其特征在于，所述电容C702、所述电容C703、所述电容C704、所述电容C705及所述电容C748的容值大小均为0.1uF。