[实用新型]一种具有超低失调的灵敏放大器电路

说明书

本实用新型公开了一种具有超低失调的灵敏放大器电路，是一种可以极大降低失调电压的灵敏放大器结构，该结构利用电容存储电压以及电压不突变的特性，实现位线电压差的放大和阈值电压差的存储补偿，达到了极大程度降低失调电压的效果；同时伴随着失调电压的极大降低，可以有效的加速静态随机存储器的数据读取速度，降低单元读取时的能量消耗，有效的提高了静态随机存储器读取电压的裕度。

技术领域

本实用新型涉及集成电路设计领域，尤其涉及一种具有超低失调的灵敏放大器电路。

背景技术

自从第一台计算机出现之后，存储器作为计算机的核心部件也在不断的发展。静态随机存储器(Static Random Access Memory，缩写为SRAM)因其高速低功耗的特点，是计算机中运用最多的存储器之一。SRAM主要实现读写两个操作，由于位线寄生电容大于单元内部寄生电容，因此数据的读操作时间大于写操作时间，为了提高SRAM的工作频率，灵敏放大器(Sense Amplifier，缩写为SA)被提出用于加速数据的读取速度。在理想条件下，灵敏放大器的输入端只需要输入两个极小的电压差，灵敏放大器就能正反馈出逻辑电平“0”和“1”。实际芯片制造中，由于片上波动导致的掺杂不均匀，跨导以及阈值电压等器件参数出现失配，这种现象最终导致SA的失调电压的产生。因此在实际电路中，如果输入的微小电压差小于SA的失调电压时，灵敏放大器就会将该输入信号错误放大。传统电压电流型SA电路的结构如图1所示；现存在很多用于减少SA失调电压的解决方法，先介绍以下几种技术：

(1)如图2所示是Mahmut E.Sinangil等人于2016年提出的一种电容补偿型灵敏放大器电路，该设计方案是在传统锁存型灵敏放大器的基础上加入电容，利用电容可以存放电荷的特点储存了下拉NMOS的阈值电压差，然后通过对放电NMOS电流速度的控制实现失调电压的抑制，但是该设计方案的降低失调电压的能力有限。

(2)如图3所示是Dhruv Patel和Manoj Sachdev于2018年提出的一种Sample-Boost-Latch-Based灵敏放大器，该设计方案同样使用了电容，利用电容的电压降特性，将位线电压放大到原来的两倍。在失调电压改善方面有较好的效果，但是时序信号较为复杂，同时时序电路面积上有一定的消耗。

实用新型内容

本实用新型的目的是提供一种具有超低失调的灵敏放大器电路，可以极大的降低灵敏放大器的失调电压，减少位线的放电时间，加速SRAM的读取速度和降低读取功耗。

本实用新型的目的是通过以下技术方案实现的：

一种具有超低失调的灵敏放大器电路，包括：六个NMOS晶体管，依次记为N1～N6；十三个PMOS晶体管，依次记为P1～P13；四个电容，依次记为C1～C4；三个反相器，依次记为I1～I3；以及一个缓冲器，记为B1；其中：

位线BL与PMOS晶体管P6和P9的源极相连，位线BLB与PMOS晶体管P5和P10的源极相连，PMOS晶体管P9的漏极与电容C1的上端相连，PMOS晶体管P5和P6的漏极与电容C1的下端相连，PMOS晶体管P10的漏极与电容C2的上端相连，PMOS晶体管P7和P8的漏极与电容C2的下端相连，PMOS晶体管P5，P8，P9及P10的栅极与使能信号SAE相连，PMOS晶体管P6和P7的栅极与使能信号SAE的反向信号SAEB相连；

PMOS晶体管P11的源极与电容C1的上端连接，PMOS晶体管P12的源极与电容C2的上端连接；PMOS晶体管P11及P12的栅极与使能信号SAE的延迟信号SL相连；PMOS晶体管P11的漏极与输出节点OUT相连，PMOS晶体管P12的漏极与输出节点OUTB相连，

PMOS晶体管P1的漏极与输出节点OUT相连，源极与电源VDD相连，栅极与NMOS晶体管N2的漏极相连；

PMOS晶体管P3的源极与电源VDD相连，栅极与预充信号PRE相连，源极与NMOS晶体管N1的漏极相连；