[实用新型]一种触发电压连续可调的SCR ESD放电结构

说明书

本实用新型公开了一种触发电压连续可调的SCR ESD放电结构，其包括有基体，基体内设有P阱和N阱，N阱位于P阱的里面，P阱内形成有第一P型重掺杂区、第二P型重掺杂区和第一N型重掺杂区，N阱内形成有第二N型重掺杂区和第三P型重掺杂区，第一P型重掺杂区、第二N型重掺杂区和第三P型重掺杂区相互连接后作为阳极，第二P型重掺杂区和第一N型重掺杂区相互连接后作为阴极，进而在基体内形成寄生PNP管Q1、寄生NPN管Q2、寄生电阻Rn、寄生电阻Rp1和寄生电阻Rp2。其中，当阳极上有正的ESD脉冲的时候，通过寄生电阻Rp1和寄生电阻Rp2分压使得PN结正向导通，进而触发SCR泄放ESD电流；当阳极上有负的ESD脉冲的时候，通过P阱‑N阱PN结的正向导通泄放ESD电流。

技术领域

本实用新型涉及一种ESD(electrostatic discharge)放电结构，尤其涉及一种触发电压连续可调的SCR ESD放电结构。

背景技术

随着集成电路的高速发展，以及CMOS工艺技术的进步，器件的特征尺寸已经降到纳米量级，这在带来高性能低功耗的同时也使得芯片内部器件的可靠性大幅下降，其中静电放电是影响芯片可靠性的最主要的因素之一。静电放电是指在集成电路芯片的生产制造运输的过程中，芯片自身或者与之相互关的片外干燥环境积累了静电荷，当芯片的引脚直接或间接接地时这些静电荷就会想方设法通过芯片的引脚泄放到地的过程。这个过程会在极短的瞬间完成，所以电流的瞬态值可能高达几安培，从而导致芯片失效或者烧毁。有关统计数据表明，ESD/EOS问题是引起的芯片或者其他微电子系统的失效的最主要的因素，全世界超过37.5％的微电子产品失效是由ESD/EOS导致的。因此，集成电路中ESD现象的研究已经越来越受到工程师的重视。然而，由于ESD保护电路在不同工艺下具有不同的防护能力，加之其通常工作在特殊条件下，难以用EDA工具精确模拟和仿真，这又使得ESD防护设计变更加艰难。

目前，工程上常用的ESD保护器件有电阻、二极管、三极管、GGNMOS、SCR等。因为在同等面积下SCR具有更大的电流泄放能力，因此成为未来ESD保护电路的主要结构。但是SCRESD保护电路都是由PN结的雪崩击穿而被触发的，所以一直存在着触发电压过高的问题，为此工程师们设计出各种改良的SCR ESD保护电路，其中包括：MLSCR(Modified LateralSCR)、PMOS-LVTSCR(PMOS Low Voltage Triggering SCR)、NMOS-LVTSCR(NMOS LowVoltage Triggering SCR)，虽然这些结构都不同程度的降低了SCR的触发电压，但仍旧偏高且随工艺的变化而有所不同。

在CMOS集成电路中天然的存在一种PNPN结构，如图1所示。该PNPN结构作为一个SCR ESD保护电路其工作原理介绍如下:随着结点PAD上正电压的升高，N阱-P衬底PN结就会发生雪崩击穿,产生的雪崩击穿电流流经N阱或者P衬底时就会在其寄生电阻Rn或者Rp上产生压降，当这个压降超过0.7V时寄生双极型晶体管Q2或者Q1就会导通，进而产生更大的电流，使得寄生电阻Rp和Rn上的压降继续加大，这又反馈回来进一步促进寄生双极型晶体管Q1和Q2的导通，如此反复形成正反馈低阻通路，其等效电路图如图2所示。

关于MLSCR结构，为了减小SCR结构的触发电压，在N阱和P衬底交界处增加N型或者P型重掺杂区，这将会使得雪崩击穿的位置转移到N+/P衬底PN结或者P+/N阱PN结之间，这与之前的N阱-P衬底PN结相比击穿电压大幅下降，因为P+重掺杂区的载流子浓度通常比P衬底中的大几个数量级,这种结构被称为Modified Lateral SCR或者MLSCR，其结构如图3和图4所示，其中P衬底和N阱交接处嵌入P+的MLSCR又称为P-MLSCR,同样的道理交接处嵌入N+的MLSCR称为N-MLSCR。经过这样的改进之后触发电压有了明显的降低，大约为十几伏，但是对于现在CMOS集成电路来数还是不满足要求。