[发明专利]垂直存储器件

说明书

本公开内容的各方面提供了一种半导体器件。半导体器件包括栅极层和绝缘层，栅极层和绝缘层沿垂直于半导体器件的衬底的第一方向交替地堆叠在衬底上的第一区域中。栅极层和绝缘层在第二区域中以台阶形式堆叠。半导体器件包括设置在第一区域中的沟道结构。沟道结构和栅极层以串联配置形成晶体管叠层，其中栅极层是晶体管的栅极。该半导体器件包括：触点结构，设置在第二区域中，以及第一虚设沟道结构，设置在第二区域中并围绕触点结构。第一虚设沟道结构被图案化为具有与沟道结构的第二形状不同的第一形状。

背景技术

半导体制造商开发了垂直器件技术，例如三维(3D)NAND闪存技术等，以实现更高的数据储存密度，而无需更小的存储单元。在一些示例中，3D NAND存储器件包括核心区域和台阶区域。核心区域包括交替的栅极层和绝缘层的叠层。交替栅极层和绝缘层的叠层用于形成垂直堆叠的存储单元。台阶区域包括台阶形式的相应栅极层，以便于形成到相应栅极层的触点。触点用于将驱动电路连接到相应栅极层，以控制堆叠的存储单元。

发明内容

本公开内容的各方面提供了一种半导体器件。半导体器件包括栅极层和绝缘层，所述栅极层和绝缘层沿垂直于半导体器件的衬底的第一方向交替地堆叠在衬底上的第一区域中。栅极层和绝缘层在衬底上的第二区域中以台阶形式堆叠。半导体器件包括沟道结构，该沟道结构设置在第一区域中并沿第一方向延伸。沟道结构穿过栅极层和绝缘层。沟道结构和栅极层以串联配置形成晶体管叠层，其中栅极层是晶体管的栅极。该半导体器件包括：触点结构，设置在第二区域中，以与栅极层之一形成导电连接；以及第一虚设沟道结构，设置在第二区域中并围绕触点结构。第一虚设沟道结构被图案化为具有与沟道结构的第二形状不同的第一形状。

在一些实施例中，沟道结构在半导体器件的水平横截面处具有圆形形状，并且第一虚设沟道结构在水平横截面处具有非圆形形状。第一虚设沟道结构具有非圆形形状，其是可通过限定非圆形形状的两个或更多个参数调整的。在示例中，第一虚设沟道结构具有胶囊形状、矩形形状和圆弧形状中的至少一种形状。

根据一个示例，半导体器件包括第二虚设沟道结构，该第二虚设沟道结构被设置为相对于触点结构与第一虚设沟道结构对称。在一些示例中，半导体器件包括多个虚设沟道结构，多个虚设沟道结构相对于触点结构以非对称配置的方式围绕触点结构设置。

在一些实施例中，半导体器件包括多个虚设沟道结构，多个虚设沟道结构围绕触点结构设置。多个虚设沟道结构之间的最大距离短于第一限制。

在一些实施例中，第一虚设沟道结构由与沟道结构相同的材料形成。在一些实施例中，第一虚设沟道结构由与沟道结构不同的材料形成。

在一些实施例中，半导体器件包括栅缝隙结构，其在栅极层和绝缘层的叠层中延伸。栅缝隙结构与第一虚设沟道结构之间的最大距离短于第二限制。

本公开内容的各方面提供了一种用于版图设计的方法。该方法包括对蚀刻工艺进行表征，该蚀刻工艺用于在半导体器件的衬底上的交替的牺牲层和绝缘层的叠层中蚀刻沟道孔和虚设沟道孔。沟道孔位于核心区域中，并且虚设沟道孔位于台阶区域中。交替的牺牲栅极层和绝缘层的叠层从核心区域延伸到台阶形式的台阶区域中。该方法还包括基于对蚀刻工艺的表征确定用于在版图中限定虚设沟道孔的第一形状。第一形状不同于用于限定沟道孔的第二形状。

附图说明

当结合附图阅读时，从以下具体实施方式中可以最好地理解本公开内容的各方面。应注意，根据行业中的一般惯例，各种特征未按比例绘制。实际上，为了清楚地讨论，可以任意增加或减少各种特征的尺寸。

图1A和图1B示出了根据一些实施例的半导体器件的水平横截面图和垂直横截面图。

图2A-2F示出了根据一些实施例的对称图案的版图设计示例。

图3A-3D示出了根据一些实施例的非对称图案的版图设计示例。

图4示出了概述根据本公开内容的实施例的工艺示例的流程图。