[发明专利]等离子体处理装置及等离子体处理方法在审
申请号: | 201880005229.0 | 申请日: | 2018-10-26 |
公开(公告)号: | CN111373511A | 公开(公告)日: | 2020-07-03 |
发明(设计)人: | 岩濑拓;荒濑高男;寺仓聪志;渡边勇人;森政士 | 申请(专利权)人: | 株式会社日立高新技术 |
主分类号: | H01L21/3065 | 分类号: | H01L21/3065 |
代理公司: | 中科专利商标代理有限责任公司 11021 | 代理人: | 李国华 |
地址: | 日本*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 等离子体 处理 装置 方法 | ||
为了实现在改善前端变细的形状的同时抑制蚀刻速率下降的等离子体蚀刻方法,等离子体处理装置具备对试料进行等离子体处理的处理室、供给用于生成等离子体的高频电力的第一高频电源、载置试料的试料台以及向试料台供给高频电力的第二高频电源,其中,该等离子体处理装置还具备控制部,对第一高频电源和第二高频电源进行控制,使得使用由溴化氢气体、氢氟烃气体以及含氮元素气体的混合气体生成的等离子体,对硅氧化膜与多晶硅交替层叠而得到的层叠膜或硅氧化膜与硅氮化膜交替层叠而得到的层叠膜进行蚀刻。
技术领域
本发明涉及等离子体处理装置及等离子体处理方法,尤其涉及进行适于对纵横比高的深孔或深槽进行加工的蚀刻加工处理的等离子体处理装置及等离子体处理方法。
背景技术
制造了具有三维结构的半导体设备,所形成的图案的细微化与多层化不断发展。
例如,在三维结构的NAND型闪速存储器设备中,需要形成贯穿层叠膜的孔或沟槽,该层叠膜通过将多晶硅(poly-Si)膜与氧化硅(SiO2)膜的对或氮化硅(SiN)膜与氧化硅(SiO2)膜的对层叠多个而成。
在专利文献1中记载有利用包含三氟化氮(NF3)和氟甲烷(CH3F)的气体对SiO2/(poly-Si or SiN or WSi)层叠膜进行加工的技术。
另外,在专利文献2中记载有如下技术:在晶片的温度为-30℃以下的极低温环境中,使用包含作为第一处理气体的氢(H2)/四氟化碳(CF4)/三氟甲烷(CHF3)的处理气体对硅氧化膜与硅氮化膜的层叠膜进行蚀刻,使用包含作为第二处理气体的氢(H2)/四氟化碳(CF4)/三氟甲烷(CHF3)/溴化氢(HBr)的处理气体对硅氧化膜与硅氮化膜的层叠膜进行蚀刻。
在先技术文献
专利文献
专利文献1:日本特开2015-144158号公报
专利文献2:日本特开2017-103388号公报
发明内容
发明要解决的课题
当三维结构设备的层叠数量伴随集成化而增加时,贯穿层叠膜的深孔或深槽的深度相对于开口宽度的比即纵横比增大。伴随着纵横比增大,产生蚀刻速率的下降和成为前端变细的形状这样的问题。即,可以说难以得到一定以上的纵横比。专利文献1、2均示出了改善前端变细的形状的方法,但未考虑蚀刻速率下降。纵横比越高则蚀刻速率越下降,会导致要得到高纵横比的加工形状时,加工时间呈指数函数增加,等离子体处理的吞吐量极端恶化。
在本发明中,为了解决上述的现有技术的课题,提供了一种能够实现在改善前端变细的形状的同时抑制蚀刻速率下降的等离子体蚀刻方法的等离子体处理装置及等离子体处理方法。
用于解决课题的手段
为了解决上述课题,在本发明中,在等离子体处理方法中,使用等离子体,对硅氧化膜与多晶硅交替层叠而得到的第一层叠膜或硅氧化膜与硅氮化膜交替层叠而得到的第二层叠膜进行蚀刻,其中,使用溴化氢气体、氢氟烃气体以及含氮元素气体的混合气体对第一层叠膜或第二层叠膜进行蚀刻。
另外,为了解决上述课题,在本发明中,在等离子体处理方法中,使用等离子体,对硅氧化膜与硅氮化膜交替层叠而得到的层叠膜进行蚀刻,其中,使用溴化氢气体、氟甲烷(CH3F)气体以及氮气的混合气体对层叠膜进行蚀刻。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造