[发明专利]碳化硅半导体装置

说明书

具备元件分离层(14)以将主单元区域(Rm)与感测单元区域(Rs)之间电分离，在元件分离层(14)的底部具备电场缓和层(15)以缓和电场集中。此外，将电场缓和层(15)以直线状构成，将相邻的电场缓和层(15)以与相邻的p型深层(5)的间隔(Wd)相同的间隔形成，抑制电场的进入。进而，在从主单元区域(Rm)侧突出的电场缓和层(15)与从感测单元区域(Rs)侧突出的电场缓和层(15)之间，也使两者的间隔(Wp)为相邻的p型深层(5)的间隔(Wd)以下，抑制电场的进入。

关连申请的相互参照

本申请基于2017年1月27日申请的日本专利申请第2017－13182号，这里通过参照而引入其记载内容。

技术领域

本发明涉及将纵型的MOSFET分为主单元和感测单元、用感测单元检测流过主单元的电流的碳化硅(以下称作SiC)半导体装置。

背景技术

以往，在专利文献1中，公开了将半导体元件分为主单元和感测单元、用感测单元检测流过主单元的电流的SiC半导体装置。该SiC半导体装置中，在主单元与感测单元之间形成元件分离层从而可靠地进行它们之间的元件分离，并且缓和在元件分离层的下方的电场集中，并且成为主单元和感测单元不导通的构造。

具体而言，为了将形成主单元的主单元区域和形成感测单元的感测单元区域之间电分离而具备元件分离层，在元件分离层的底部具备电场缓和层以缓和电场集中。进而，将电场缓和层在元件分离层之间分离为主单元区域侧和感测单元区域侧。关于元件分离层，例如通过在沟槽内埋入绝缘膜而形成。

现有技术文献

专利文献

专利文献1:日本特开2014－150126号公报

发明概要

但是，在专利文献1所示的元件分离构造中，与元件分离层同样地，将电场缓和区域以沿着感测单元区域将感测单元包围的方式形成在大范围中，并且沿着主单元区域的形状而形成在大范围中。因此，在通过埋入外延生长形成电场缓和层的情况下，即，在电场缓和层的计划形成位置形成沟槽、并以将该沟槽内埋入的方式外延生长的情况下，由于埋入范围较大从而发生埋入不良。具体而言，虽然能够在沟槽内以某种程度的膜厚形成电场缓和层，但是无法形成为将沟槽埋入的程度。结果，发生电场缓和不良，导致耐压下降。

此外，在专利文献1所示的元件分离构造中，在通过离子注入形成电场缓和区域的情况下，也由于电场缓和区域呈带状地形成在大范围中，所以离子注入区域为高面积。离子注入区域为高面积意味着离子剂量变多，晶体损伤变大。该损伤成为漏电流发生要因，所以如果通过离子注入形成电场缓和区域，则优选能够使离子注入区域的面积更小。

发明内容

本发明的目的在于，提供能够抑制电场缓和不良及耐压下降、并且能够抑制成为漏电流发生要因的元件损伤的构造的SiC半导体装置。

本发明的1个观点的SiC半导体装置，在主单元区域以及感测单元区域分别具备MOSFET，具有元件分离层和第2导电型的电场缓和层，元件分离层形成在主单元区域与感测单元区域之间，分离为主单元区域侧与感测单元区域侧，并且将感测单元区域包围，第2导电型的电场缓和层在主单元区域与感测单元区域之间形成到比元件分离层深的位置。除了上述MOSFET所具备的深层外，电场缓和层构成为以一个方向为长度方向的直线状，并且通过以规定的间隔排列配置多根而成为条状。进而，电场缓和层至少包括从主单元区域侧向感测单元区域侧突出的第1部分和从感测单元区域侧向上述主单元区域侧突出的第2部分。此外，元件分离层比基体区域形成得深，从半导体基板的表面的法线方向来看，元件分离层中的除了与第1部分及第2部分重合的区域以外的非重合区域具有将感测单元区域连续地环绕一周的环状构造。并且，从法线方向来看，第1部分与第2部分之间的最短距离被设定为，当无偏置时从第1部分和第2部分延伸的耗尽层长度以上并且规定的间隔以下。