[发明专利]在处理器核上同时执行多个程序

说明书

公开了用于将资源分配给基于块的处理器架构中的上下文的系统和方法。在所公开的技术的一个示例中，处理器被配置为在由处理器执行的多个上下文之间在空间上分配资源，包括高速缓存、功能单元和寄存器文件。在所公开的技术的第二示例中，处理器被配置为例如在时钟周期的基础上在多个上下文之间在时间上分配资源，包括高速缓存、寄存器文件和分支预测器。保证每个上下文都能访问其分配的资源，以避免竞争处理器资源的上下文出现饥饿。结果缓冲器可以用于将较大的指令块折叠成可以映射到较小大小的指令窗口的部分。结果缓冲器存储可以传递到指令块的后续部分的操作数结果。

背景技术

由于通过摩尔定律预测的连续晶体管缩放，微处理器受益于晶体管数目、集成电路成本、制造资本、时钟频率和能量效率的持续提高，其中相关处理器指令集架构(ISA)几乎没有变化。然而，在过去40年中推动半导体行业发展的光刻缩放所带来的好处正在减缓或甚至逆转。多年来，精简指令集计算(RISC)架构一直是处理器设计的主要范例。无序的超标量实现没有表现出面积或性能的持续改进。因此，有足够的机会改进处理器ISA以扩展性能改进。

发明内容

公开了用于处理器的方法、装置和计算机可读存储设备，包括具有基于块的处理器指令集架构(BB-ISA)的那些处理器，以使用可变数目的分配资源来执行指令。例如，显式数据图执行(EDGE)ISA处理器可以将其所有可指派资源分配给单个执行上下文，或者在两个或更多个上下文之间划分所指派的资源，从而实现更高的吞吐量和/或资源利用率。

所描述的技术和工具可以潜在地改进处理器性能，并且可以单独实现，或者以彼此的各种组合实现。如下面将更全面地描述的，所描述的技术和工具可以在数字信号处理器、微处理器、专用集成电路(ASIC)、软处理器(例如，使用可重新配置逻辑在现场可编程门阵列(FPGA)中实现的微处理器核)、可编程逻辑或其他合适的逻辑电路中实现。对于本领域普通技术人员来说很清楚的是，所公开的技术可以在各种计算平台中实现，包括但不限于服务器、大型机、蜂窝电话、智能电话、PDA、手持设备、手持计算机、触摸屏平板设备、平板计算机、可穿戴计算机和笔记本计算机。

在所公开的技术的一些示例中，处理器包括基于块的处理器核，该处理器核可以在上下文(例如，进程或线程)之间在空间上和/或在时间上分配其资源。可以折叠指令块部分以使用结果缓冲器映射到比指令块小的指令窗口。

提供本“发明内容”是为了以简化的形式介绍一些概念，这些概念将在下面的“具体实施方式”中进一步描述。本“发明内容”不旨在标识所要求保护的主题的关键特征或必要特征，也不旨在用于限制所要求保护的主题的范围。通过参考附图进行的以下详细描述，所公开的主题的前述和其他目的、特征和优点将变得更加明显。

附图说明

图1示出了可以在所公开的技术的一些示例中使用的包括多个处理器核的基于块的处理器。

图2示出了可以在所公开的技术的一些示例中使用的基于块的处理器核。

图3示出了根据所公开的技术的某些示例的多个指令块。

图4示出了源代码和相应指令块的部分。

图5示出了可以在所公开的技术的一些示例中使用的基于块的处理器头和指令。

图6是示出基于块的处理器的处理器核的状态的进展的示例的流程图。

图7是示出可以在所公开的技术的某些示例中使用的可配置为以多种操作模式操作的示例处理器的框图。

图8A-8C是示出可以在所公开的技术的某些示例中使用的被配置为以多种操作模式操作的示例处理器的框图。

图9是示出可以在所公开的技术的某些示例中使用的可配置为使用结果缓冲器的示例处理器的框图。

图10是示出可以在所公开的技术的某些示例中执行的处理器资源的空间和时间分配的示例的图。