[发明专利]对输入接收器的时序控制

说明书

本发明描述用于接收半导体装置中的输入信号的设备。实例设备包含：信号接收器，其接收信息信号；控制电路，其提供多个控制信号；以及信号接收器副本电路，其接收第一参考信号。所述信号接收器副本电路包含多个接收器。所述多个接收器中的每一接收器接收所述第一参考信号以及所述多个控制信号的对应控制信号，且进一步提供输出信号。

背景技术

低功耗、高数据可靠性、高速的存储器存取以及减小的芯片大小是希望半导体存储器具有的特征。

近年来，已致力于降低半导体装置的功耗。作为降低功耗的努力的一部分，可能需要包含这样的输入接收电路，其具有低电力“锁存和放大”类型的接收器，布置为可接收在用于接收信号的输入缓冲器中具有小摆幅的信号的“不匹配接收器”。此类接收器在例如US2015/0003574 A1中论述，且可包含差分放大器接收器和取样器电路。差分放大器接收器可接收一对互补时钟信号或一对互补数据选通(DQS)信号，且向取样器电路提供具有等效于内部延迟的延迟的时钟/DQS信号。取样器电路可为锁存器，其可接收具有参考电压的地址/命令或数据信号。

不稳定的电源电压和温度导致可出现差分放大器接收器中的延迟以及时钟/DQS树波动和数据接收误差。这可通过接收到的数据与加电操作中或接收数据时所导致的取样器电路(例如锁存器)中的选通/时钟之间的相位-电平关系的偏差来阐述。为了确认延迟中的波动，常规实例(JEDEC规范JESD209-4A低电力双数据速率4)示出包含DQS间隔振荡器的接收器电路。存储器控制器可在预定时间周期内操作所述振荡器，且存储器单元通过使用计数器来执行测量，并向存储器控制器提供所述计数器的计数。因此，可观察到差分放大器和选通/CLK分布树中的延迟波动。存储器控制器可通过比较两个时序的两个计数之间的延迟来不断地获得所述延迟的波动，且确定是否执行再训练(再调整)过程。因为所述波动可提供作为呈整数形式的振荡器中的计数，所以可抑制对应于两个整数之间的值的延迟。因此，短测量周期可导致延迟测量的误差，且延迟测量可需要约50-100ns的测量周期。因此，难以将振荡器应用于短循环(20MHz或更多)的电源波动或类似者的测量。此外，归因于封装的基于电力供应器的电感与存储器芯片的裸片上电容之间的并联共振而导致的电力供应电压的波动在20-100MHz附近出现，且接收器的抖动随着不可恢复的延迟波动而增加，以导致高频操作功能异常。此外，存储器控制器不能够中断进行中的存储器存取操作(例如读取或写入操作)，且当处于进行中的存储器存取操作时，通过使用间隔来调整波动是困难且低效的，不管通过使用振荡器观察到调整是否必要。

附图说明

图1是根据本公开的半导体装置的框图。

图2是根据本公开的与半导体装置中的接收器副本路径的实时校准的示意图。

图3是根据本公开的接收器副本电路中的数据选通时序与参考电压之间的关系的示意图。

图4A是根据本公开的在校准之前接收器副本电路中的数据选通时序与参考电压之间的关系的示意图。

图4B是根据本公开的在校准之后接收器副本电路中的数据选通时序与参考电压之间的关系的示意图。

图5是根据本公开的样本校准序列的流程图。

图6是根据本公开的样本校准序列的流程图。

图7是根据本公开的接收器副本电路内的校准序列的流程图。

图8是根据本公开的LFSR的电路图。

图9是根据本公开的接收器副本电路中的接收器的电路图。

具体实施方式