[发明专利]翘曲矫正材料和扇出型晶片级封装的制造方法

说明书

[课题]提供一种翘曲矫正材料，其在扇出型的晶片级封装(FO‑WLP)的安装时的温度下和晶片传送等的室温下均能调整翘曲量，减小WLP的翘曲。[解决手段]一种扇出型晶片级封装用的翘曲矫正材料，其特征在于，其由包含能够利用活性能量射线和热而固化的成分的固化性树脂组合物构成，在利用活性能量射线和热使上述翘曲矫正材料固化而制成平膜状的固化物时，该固化物的25℃的线膨胀系数α(ppm/℃)、25℃的弹性模量β(GPa)和厚度γ(μm)满足下述关系式：2000≤α×β×γ≤10000。

技术领域

本发明涉及外部连接用电极的配置区域大于半导体的平面尺寸的扇出(Fan-out)型的晶片级封装用翘曲矫正材料。

背景技术

近年来，在半导体电路等领域中小型化的要求逐渐提高，为了应对该要求，半导体电路有时被安装为接近其芯片尺寸的封装(Chip Size Package，芯片尺寸封装)。作为实现芯片尺寸封装的手段之一，提出了以晶片级接合并进行片断化的被称为晶片级封装(WaferLevel Package，以下有时简称为WLP)的封装方法。WLP能有助于低成本化、小型化，因此受到关注。WLP以倒装方式安装在形成有电极的电路基板上。

另外，伴随着半导体芯片的小型化、高集成化，半导体芯片的外部连接用的电极(端子、凸块)的数量具有增多的趋势，因此，半导体芯片的外部连接用的电极的间距具有减小的趋势。但是，将以微细间距形成有凸块的半导体芯片直接安装到电路基板上未必容易。

对于上述课题，提出了以下方案：在半导体芯片的外周形成半导体用密封材料的区域，还在半导体用密封材料的区域设置有与电极连接的再布线层或引线框架(下文中也一并称为“再布线层等”)，增大凸块的间距。这种WLP由于使凸块的配置区域的尺寸大于半导体芯片的尺寸，因此被称为扇出型晶片级封装(以下，有时简称为FO-WLP)。

在FO-WLP中，半导体芯片被半导体用密封材料埋入。半导体芯片的电路面露在外侧，形成半导体芯片与半导体用密封材料的边界。在埋入半导体芯片的半导体用密封材料的区域也设置与半导体芯片的电极连接的再布线层等，凸块藉由再布线层等而与半导体芯片的电极电连接。该凸块的间距可以设定成大于半导体芯片的电极的间距。

另外，还考虑了不仅是半导体芯片、还将由同种或不同种构成的多个电子部件收纳于一个封装内，或者将多个半导体芯片埋入半导体用密封材料中而形成一个半导体部件。在这种封装中，多个电子部件被半导体用密封材料埋入。在埋入多个电子部件的半导体用密封材料设置与电子部件的电极连接的再布线层等，凸块藉由再布线层等而与电子部件的电极电连接。该情况下，也是凸块的配置区域的尺寸大于半导体芯片的尺寸，因此能够称为FO-WLP。

在这种封装中，通常在支撑体上设置一定的间隔配置半导体芯片或电子部件，并利用半导体用密封材料埋入，使密封材料加热固化后，从支撑体剥离，制作模拟晶片。接着，从模拟晶片的半导体芯片电路面到扩张后的半导体用密封材料区域，形成再布线层等。如此，能够使凸块的间距设定成大于半导体芯片的电极的间距。

在再布线层的形成中，通常，将正型的感应性树脂涂布到模拟晶片的半导体芯片电路面并进行预烘，隔着光掩模等对欲开口的区域照射UV光线等活性光线，接着利用TMAH(四甲基氢氧化铵)等显影液进行显影，进行加热固化、氧等离子体处理等，进行金属电极的溅射，进而形成光致抗蚀层并将布线图案化，形成再布线层(例如日本特开2013-38270号公报等)。另一方面，在引线框架的形成中，通过蚀刻技术、冲切加工等对薄金属板进行模切，并通过压制弯曲一并形成。