[发明专利]具有集成式错误校正的DRAM存储器

说明书

存储器模块(100)包含存储器阵列(101)，所述存储器阵列(101)具有耦合到所述存储器阵列(101)的主要存取端口(103)。错误校正逻辑(102)耦合到所述存储器阵列(101)。统计数据寄存器(111)耦合到所述错误校正逻辑(102)。次要存取端口(112)耦合到所述统计数据寄存器(111)以允许通过外部装置(120)对所述统计数据寄存器(111)进行存取而不使用所述主要存取端口(103)。

技术领域

本发明涉及连接到存储器并且采用错误检测及校正的电子系统。

背景技术

可以在单个集成电路内制造包含错误校正码(ECC)电路的动态随机存取存储器(DRAM)子系统。这些DRAM子系统可具有校正1位存储器错误并且检测2位存储器错误的能力。参见例如，集成式硅解决方案有限公司(Integrated Silicon Solutions，Inc)(ISSI)IS43/46TR16640ED。

发明内容

在所描述的实例中，可以收集错误统计数据并且将错误统计数据存储在错误统计数据寄存器的集合中。可以使得错误统计数据可供外部装置使用。

附图说明

图1说明与具有集成式ECC的存储器模块接口连接的实例芯片上系统(SOC)处理单元。

图2说明实例球栅阵列封装。

图3是说明使用次要总线来存取存储器模块上的统计数据寄存器的流程图。

图4说明具有集成式ECC的另一实例存储器模块。

具体实施方式

在图式中，出于一致性，相似元件由相似参考标号表示。

可以在单个集成电路(IC)内制造包含错误校正码(ECC)电路的DRAM子系统。举例来说，这些DRAM子系统可具有校正1位存储器错误并且检测2位存储器错误的能力。然而，在当前可供使用的DRAM子系统中，错误统计数据和细节不可由位于存储器子系统IC外部的系统控制器读取，例如，主中央处理单元(CPU)。

在所描述的实例中，一或多个统计数据寄存器可以包含在DRAM存储器模块内以收集错误统计数据和细节。DRAM存储器是在标准JEDEC(电子装置工程设计联合协会，JointElectron Device Engineering Council)兼容的球栅阵列(BGA)封装中可供使用的。利用未使用的引脚中的一些，实例可采用I2C(集成电路间)接口，所述接口可用于读取在DRAM存储器IC内部的错误寄存器。

以此方式，主CPU可配备有读取存储在DRAM IC内的错误统计数据的方法。CPU可使用这些统计数据以响应于过量的存储器错误采取适当的系统行动。行动可在从基于错误的位置或数量擦洗存储器到在极端的情况下重新设置系统的范围内。没有可由CPU存取的错误统计数据，此类系统级别行动是不可能的。

图1说明与具有集成式ECC的存储器模块100进行接口连接的芯片上系统(SOC)处理单元120。存储器模块100包含存储器阵列101。存储器阵列101可包含用于存储数据的数据位。存储器阵列101可包含用于每个字位置的额外的ECC位。举例来说，需要额外的八个奇偶校验位用于64位数据字的基础单错误校正双错误检测(SECDED)汉明码。较大或较小数据字可能需要对应的较大或较小奇偶校验字段。额外的奇偶校验位可用于形成汉明码以执行具有三错误检测的双错误校正(DECTED)。更加复杂的系统可使用BCH(博斯-乔杜里-霍昆格姆，Bose-Chaudhuri-Hocquenghem)代码，所述代码使用有限域上的多项式，被称作“伽罗瓦域”。其它实例可使用其它已知的或稍后研发的错误检测及校正技术。