[发明专利]用于阵列复位模式操作的系统及方法

说明书

本发明提供用于实施阵列休止模式的系统及方法。一种实例系统包含经配置以启用阵列复位模式的至少一个模式寄存器、包含一或多个感测放大器的存储器单元阵列及控制逻辑。所述一或多个感测放大器中的每一者可至少包含耦合到第一位线的第一端子及耦合到第二位线的第二端子。所述控制逻辑可经耦合到所述存储器单元阵列且与所述至少一个模式寄存器通信。所述控制逻辑可经配置以响应于所启用的阵列复位模式而将所述感测放大器的所述第一及第二端子中的每一者驱动到位线预充电电压，所述位线预充电电压对应于待写入到与所述第一及第二位线中的每一者相关联的相应存储器单元的位值。

背景技术

动态随机存取存储器(DRAM)装置是易失性存储器装置。因此，当从DRAM装置移除电力时，通常不保留内容及操作配置。每次开启DRAM装置都需要预定义步骤序列以初始化DRAM装置的内部状态机且配置用户定义的操作参数。

然而，常规主存储器子系统依靠外部控制器(例如处理器)来执行初始化操作。因此，通常往返于控制器与存储器之间传送大量数据以执行初始化。归因于此布置，初始化由于在存储器总线上传递大量数据而致使高延时，且此外消耗大量带宽及电力。

因此，DRAM初始化应用可期望用于实施阵列复位模式的更高效方法及设备。

附图说明

可通过参考说明书的其余部分及图式(其中相似元件符号用以指代类似组件)而实现对特定实施例的性质及优点的进一步理解。在一些例子中，子标记与元件符号相关联以标示多个类似组件中的一者。当在未具体提及现存子标记的情况下参考元件符号时，希望指代全部此类多个类似组件。

图1是根据各种实施例的半导体装置的示意性框图。

图2是根据各种实施例的模式寄存器的示意图。

图3是根据各种实施例的半导体装置中的阵列复位电路的示意性框图。

图4是根据各种实施例的阵列复位电路的电路图。

图5是根据各种实施例的实施阵列复位模式操作的方法的流程图。

具体实施方式

以下详细描述进一步详细说明数个示范性实施例以使所属领域的技术人员能够实践此类实施例。所描述实例经提供用于说明性目的且并不希望限制本发明的范围。在以下描述中，出于说明的目的，陈述众多具体细节以提供对所描述实施例的透彻理解。然而，所属领域的技术人员将明白，本发明的其它实施例可在不具有这些具体细节的情况下加以实践。

在本文中描述若干实施例，且虽然各种特征是归属于不同实施例，但应了解，关于一个实施例描述的特征也可与其它实施例合并。然而，出于同样原因，任何所描述实施例的单个特征或若干特征不应被视为对本发明的每一实施例是必要的，这是因为本发明的其它实施例可省略此类特征。

除非另有指示，否则本文中用于表达数量、尺寸等的全部数字应被理解为在全部例子中由术语“约”修饰。在本申请案中，单数的使用包含复数，除非另有明确规定，且术语“及”与“或”的使用意味着“及/或”，除非另有指示。此外，术语“包含(including)”以及其它形式(例如“包含(includes)”及“包含(included)”)的使用应视为非排他性的。而且，例如“元件”或“组件”的术语涵盖包括一个单元的元件及组件以及包括一个以上单元的元件及组件两者，除非另有明确规定。

图1说明根据各种实施例的半导体装置100的示意性框图。半导体装置100包含存储器裸片。存储器裸片可包含地址/命令输入电路105、时钟输入电路110、地址解码器115、命令解码器120、模式寄存器125、行解码器130、阵列复位控制逻辑135、列解码器140、包含感测放大器150的存储器单元阵列145、读取/写入放大器155、I/O电路160、ZQ校准电路165、电压产生器170、内部时钟产生器175、时序产生器180及刷新计数器185。