[发明专利]用于DRAM的选择性刷新机制

说明书

本发明涉及用于高速缓存，例如被实施为嵌入式DRAM eDRAM的末级高速缓存，的选择性刷新的系统及方法。刷新位及重用位与所述高速缓存的至少一组的每个路相关。最近最少使用LRU堆栈跟踪所述路的位置，其中朝向阈值的最近最多使用位置的位置包括最近较多使用位置，及朝向所述阈值的最近最少使用位置的位置包括最近较少使用位置。如果满足以下条件，那么选择性地刷新路中的线：所述路的所述位置是所述最近较多使用位置中的一个，且与所述路相关的所述刷新位被设定，或所述路的所述位置是所述最近较少使用位置中的一个，且与所述路相关的所述刷新位及所述重用位两者均被设定。

技术领域

所公开的方面是针对存储器系统的电力管理及效率改进。更具体来说，例示性方面是针对用于动态随机存取存储器(dynamic random access memory；DRAM)的选择性刷新机制，以减小所述DRAM的功率消耗并增加其可用性。

背景技术

DRAM系统由于构造简单而提供低成本数据存储解决方案。基本上，DRAM单元由耦合到电容器的开关或晶体管构成。DRAM系统被组织为DRAM阵列，其包括安置于行(或线)及列中的DRAM单元。可了解到，鉴于DRAM单元的简单性，DRAM系统的构造成本较低，且DRAM阵列的高密度集成是可能的。然而，由于电容器易漏电，因此存储于DRAM单元中的电荷需要被定期刷新，以正确地保留存储在其中的信息。

出于保留存储在其中的信息的意图，常规的刷新操作涉及读出DRAM阵列中的每个DRAM单元(例如，逐行)及立即不经修改地写回读出的数据到相应的DRAM单元。因此，刷新操作消耗电力。依据DRAM系统的特定实施方案(例如，所属领域中已知的双数据速率(doubledata rate；DDR)、低功率DDR(low power DDR；LPDDR)、嵌入式DRAM(embedded DRAM；eDRAM)等)，定义最小刷新频率，其中如果DRAM单元未以至少为最小刷新频率的频率刷新，那么存储在其中的信息被损毁的概率增加。如果为例如读取或写入操作的存储器存取操作存取DRAM单元，那么作为执行存储器存取操作的部分，所存取的DRAM单元被刷新。为确保即使当DRAM单元未因存储器存取操作被存取时DRAM单元仍至少以满足最小刷新频率的速率被刷新，可为DRAM系统提供各种专用刷新机制。

然而，已认识到，例如在例如3级(level 3；L3)数据高速缓存eDRAM的较大末级高速缓存的实施方案中，DRAM的每个线的定期刷新就时间及电力而言可能过于昂贵而在常规实施方案中不可实行。在努力缓解时间耗费的过程中，一些方法是针对刷新平行的两个或更多个线的群组，但此些方法也可能有缺点。举例来说，如果同时刷新的线的数目相对较小，那么刷新DRAM消耗的时间仍然可能过高，这可能降低DRAM对于其它存取请求(例如，读取/写入)的可用性。这是因为进行中的刷新操作可延迟或阻止DRAM服务于存取请求。另一方面，如果同时刷新的线数目较大，那么相应的功率消耗会增大，其继而可能提高对用于供应电力到DRAM的电力传递网络(power delivery network；PDN)的稳定性的需求。更复杂PDN也可减小可供用于与DRAM电路相关的其它线的布线轨道，及增加DRAM裸片的大小。

因此，已认识到所属领域中需要改进DRAM的刷新机制，以避免常规实施方案的上述缺陷。

发明内容