[发明专利]多位元触发器及电子设备

说明书

一种多位元触发器(1)，所述多位元触发器(1)包括时脉输入引脚(PINI)、时脉缓冲电路(110)及多个触发器(121～128)。时脉缓冲电路(110)用来接收自时脉输入引脚(PINI)所收到的第一时脉信号(CP)，并且根据第一时脉信号(CP)提供第二时脉信号与第三时脉信号。而每一触发器(121～128)均用来接收第二时脉信号与第三时脉信号，并且根据第二时脉信号与第三时脉信号来存储数据。因此，所述多位元触发器(1)是设计让每一触发器(121～128)均能共用同一时脉。另提出一种包括所述的多位元触发器(1)的电子设备。

技术领域

本发明涉及一种触发器(flip flop，FF)，尤其涉及一种能够共用时脉的多位元(multi-bit)触发器及电子设备。

背景技术

触发器只能存储一个位元的数据。当想要存储多位元的数据时，就必须将多个触发器合并起来使用，且其即统称为多位元触发器。由于在现有的多位元触发器中，时脉路径(clock path)为整体电路设计最复杂的部份之一，因此，如何改进多位元触发器的时脉路径，同时有效降低时脉振幅，是本技术领域的重要课题。

发明内容

本发明实施例提供一种多位元触发器。所述多位元触发器包括时脉输入引脚、时脉缓冲电路及多个触发器。时脉输入引脚被配置为接收第一时脉信号。时脉缓冲电路耦接于时脉输入引脚，用来接收第一时脉信号，并且根据第一时脉信号提供第二时脉信号与第三时脉信号，其中时脉缓冲电路包括第一逆变器(inverter)及第二逆变器。第一逆变器经由第一节点耦接于时脉输入引脚，用来接收与反相第一时脉信号，并且经由第二节点输出已反相的第一时脉信号作为第二时脉信号。第二逆变器经由第三节点耦接于第二节点，用来接收与反相第二时脉信号，并且经由第四节点输出已反相的第二时脉信号作为第三时脉信号。而每一触发器均具有相应的数据输入端与数据输出端，且每一触发器均耦接于第三节点与第四节点，用来接收第二时脉信号与第三时脉信号，并且根据第二时脉信号与第三时脉信号来存储数据。

本发明实施例另提供一种多位元触发器。所述多位元触发器包括时脉输入引脚、时脉缓冲电路及多个触发器。时脉输入引脚被配置为接收第一时脉信号。时脉缓冲电路耦接于时脉输入引脚，用来接收第一时脉信号，并且根据第一时脉信号提供第二时脉信号与第三时脉信号，其中时脉缓冲电路包括第一逆变器、第二逆变器及一电晶体串。第一逆变器经由第一节点耦接于时脉输入引脚，用来接收与反相第一时脉信号，并且经由第二节点输出已反相的第一时脉信号作为第四时脉信号。第二逆变器经由第三节点耦接于第二节点，用来接收与反相第四时脉信号，并且经由第四节点输出已反相的第四时脉信号作为第五时脉信号。电晶体串耦接于第三节点与第四节点，用来接收第四时脉信号与第五时脉信号，并且根据第四时脉信号与第五时脉信号，经由第五节点与第六节点提供第二时脉信号与第三时脉信号。而每一所述触发器均具有相应的数据输入端与数据输出端，且每一触发器均耦接于第五节点与第六节点，用来接收第二时脉信号与第三时脉信号，并且根据第二时脉信号与第三时脉信号来存储数据。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，但是此等说明与附图仅仅是用来说明本发明，而不是对本发明的权利范围作任何的限制。

附图说明

图1是本发明实施例所提供的多位元触发器的电路示意图。

图2是图1的多位元触发器的时序示意图。

图3是本发明另一实施例所提供的多位元触发器的电路示意图。

图4是本发明另一实施例所提供的多位元触发器的电路示意图。

图5是图4的多位元触发器的时序示意图。

图6是本发明另一实施例所提供的多位元触发器的电路示意图。

图7是图6的多位元触发器的时序示意图。

图8是本发明另一实施例所提供的多位元触发器的电路示意图。