[发明专利]存储器决策反馈均衡器

说明书

一种装置(10)包含经配置成接收输入信号的解码器(204、365)。所述解码器(204、365)经配置成还基于所述输入信号输出控制信号。所述装置(10)进一步包含均衡器(202、292、356、358、434、436、448、450)，其经配置成作为数据流的一部分接收失真位，接收所述控制信号，基于所述控制信号选择失真校正因子，将所述失真校正因子应用于所述失真位以抵消所述数据流中对失真输入数据的符号间干扰，以产生所述失真位的经修改值，且基于所述失真位的所述经修改值来产生经校正位。

技术领域

本发明的实施例大体上涉及半导体存储器装置的领域。更具体地，本发明的实施例涉及使用半导体存储器装置的决策反馈均衡器(DFE)电路来校正所传输信号的失真。

背景技术

存储器装置的操作速率，包含存储器装置的数据速率，已经随着时间而增加。作为存储器装置的速度增加的副作用，由于失真所致的数据错误可能增加。举例来说，可能出现所传输数据之间的符号间干扰，因此先前接收到的数据影响当前所接收数据(例如，先前接收到的数据影响且干扰随后所接收的数据)。校正此干扰的一个方式是通过使用决策反馈均衡器(DFE)电路，其可经编程以抵消(即，撤销、减轻或抵消)通道对所传输数据的影响。

另外，校正所传输的信号的失真仍旧很重要。然而，常规失真校正技术可能不会充分地校正信号的失真。由常规失真校正技术的缓慢过程产生的误差对最终数据造成额外失真，由此降低在存储器装置内传输的数据的可靠性。

附图说明

在阅读以下详细描述并且参考附图之后可以更好地理解本发明的各个方面，在附图中：

图1是说明根据本发明的实施例的存储器装置的某些特征的简化框图；

图2说明根据本发明的实施例的说明图1的I/O接口的数据收发器的框图；

图3说明根据本发明的实施例的图2的数据收发器的实施例的框图；

图4说明根据本发明的实施例的图2的数据收发器的第二实施例的框图；

图5说明根据本发明的实施例的失真校正电路的框图；

图6说明根据本发明的实施例的决策反馈均衡器(DFE)的一部分的电路图；

图7说明根据本发明的实施例的失真校正电路的第二实施例；

图8说明根据本发明的实施例的图7的DFE的一部分的电路图；

图9说明根据本发明的实施例的失真校正电路的第三实施例；

图10说明根据本发明的实施例的图9的均衡器的电路图；

图11说明根据本发明的实施例的可传送的位流的图；

图12说明根据本发明的实施例的失真校正电路的第四实施例；

图13说明根据本发明的实施例的图12的均衡器的电路图；

图14说明根据本发明的实施例的失真校正电路的第五实施例；及

图15说明根据本发明的实施例的失真校正电路的第六实施例。

具体实施方式

下文将描述一或多个具体实施例。为了提供这些实施例的简要描述，不会在本说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的展开中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现研发者的具体目标，例如服从系统相关的和商业相关的约束，所述约束可以从一个实施方案到另一个实施方案变化。此外，应了解，此类开发工作可能是复杂且耗时的，然而对于受益于本发明的所属领域的一般技术人员来说，这些都是设计、构造和制造中的常规任务。