[发明专利]半导体装置及其制造方法在审

专利信息
申请号: 201880044763.2 申请日: 2018-06-21
公开(公告)号: CN110914998A 公开(公告)日: 2020-03-24
发明(设计)人: 竹内有一;箕谷周平;海老原康裕;山下侑佑;三角忠司 申请(专利权)人: 株式会社电装
主分类号: H01L29/78 分类号: H01L29/78;H01L21/336;H01L29/06;H01L29/12
代理公司: 永新专利商标代理有限公司 72002 代理人: 吕文卓
地址: 日本*** 国省代码: 暂无信息
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摘要:
搜索关键词: 半导体 装置 及其 制造 方法
【权利要求书】:

1.一种半导体装置,具备反转型的半导体元件,其特征在于,

具备上述半导体元件,该半导体元件包括:

第1或第2导电型的基板(1),由半导体构成;

漂移层(2),形成在上述基板之上,与上述基板相比为低杂质浓度,由第1导电型的半导体构成;

饱和电流抑制层(3,4),形成在上述漂移层之上,具有电场阻挡层(4)及JFET部(3),上述电场阻挡层(4)以一个方向为长度方向而以条状排列有多根,由第2导电型的半导体构成,上述JFET部(3)具有以上述一个方向为长度方向而与上述电场阻挡层交替地以条状排列有多根的部分,由第1导电型的半导体构成;

电流分散层(6),形成在上述饱和电流抑制层之上,与上述漂移层相比第1导电型杂质浓度较高,由第1导电型的半导体构成;

基体区域(7),形成在上述电流分散层之上,由第2导电型的半导体构成;

源极区域(8),形成在上述基体区域之上,与上述漂移层相比第1导电型杂质浓度较高,由第1导电型的半导体构成;

第2导电型的连结层(9),将上述基体区域和上述电场阻挡层连结,在与上述一个方向交叉的方向上延伸设置;

沟槽栅构造,在与上述基体区域相比距离上述源极区域的表面更深地形成的栅极沟槽(10)内具备将该栅极沟槽的内壁面覆盖的栅极绝缘膜(11)和配置在该栅极绝缘膜之上的栅极电极(12),以与上述一个方向相同的方向为长度方向而以条状排列有多根;

层间绝缘膜(13),将上述栅极电极及上述栅极绝缘膜覆盖并且形成有接触孔;

源极电极(14),穿过上述接触孔而与上述源极区域电连接;以及

漏极电极(15),形成在上述基板的背面侧,

通过对上述栅极电极施加栅极电压、并且作为对上述漏极电极施加的漏极电压而施加通常工作时的电压,从而在上述基体区域中的与上述沟槽栅构造相接的部分形成沟道区域,经由上述源极区域及上述JFET部,在上述源极电极以及上述漏极电极之间流通电流。

2.如权利要求1所述的半导体装置,其特征在于,

上述连结层配置在从上述源极区域的表面将上述基体区域及上述电流分散层贯通并到达上述电场阻挡层的深沟槽(9a)内,将上述基体区域和上述电场阻挡层连结并且与上述源极电极连接。

3.如权利要求1所述的半导体装置,其特征在于,

具有从上述源极区域的表面到达上述基体区域、形成在与上述连结层对应的位置并且与上述源极电极连接的第2导电型的插塞层(20),

上述连结层经由上述基体区域及上述插塞层而与上述源极电极连接。

4.如权利要求1~3中任一项所述的半导体装置,其特征在于,

上述JFET部,在将上述电场阻挡层贯通并具有使上述漂移层露出的底面的沟槽(3a)内,具有形成在该沟槽的底面及侧面上且与上述漂移层相比第1导电型杂质浓度较高的第1层(3b)、和形成在上述第1层之上且与上述第1层相比第1导电型杂质浓度较低的第2层(3c),

通过对上述栅极电极施加栅极电压并且作为对上述漏极电极施加的漏极电压而施加通常工作时的电压,从而在上述基体区域中的与上述沟槽栅构造相接的部分形成沟道区域,经由上述源极区域及上述JFET部,在上述源极电极及上述漏极电极之间流通电流。

5.如权利要求4所述的半导体装置,其特征在于,

上述第1层构成如下那样的耗尽层调整层,即:当作为上述漏极电压而施加了上述通常工作时的电压时抑制从上述电场阻挡层向上述第2层延伸的耗尽层的延伸量,使电流穿过上述JFET部而流通,当作为上述漏极电压而施加比上述通常工作时的电压高的电压,则通过上述耗尽层使上述JFET部夹断。

6.如权利要求4或5所述的半导体装置,其特征在于,

上述电场阻挡层具有与上述漂移层相接而形成的下层部(4a)、和形成在该下层部之上并且与该下层部相比第2导电型杂质浓度较高的上层部(4b)。

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