[发明专利]半导体装置及其制造方法

说明书

在以一个方向为长度方向的沟槽栅构造的下方，配置具有以与沟槽栅构造交叉的方向为长度方向的JFET部(3)及电场阻挡层(4)的饱和电流抑制层(3、4)。此外，JFET部(3)和电场阻挡层(4)为交替地反复形成的条形状，将JFET部(3)做成具有第1导电型杂质浓度比较高的第1层(3b)和第1导电型杂质浓度比其低的第2层(3c)的结构。

对关联申请的相互参照

本申请基于2017年9月18日提出申请的日本专利申请第2017－178445号，这里通过参照引用其记载内容。

技术领域

本发明涉及半导体装置及其制造方法，特别适合应用于使用碳化硅(以下称作SiC)等宽带隙半导体的半导体元件及其制造方法。

背景技术

在SiC半导体装置中，导通电阻值的降低是为了实现开关损耗的降低等而需要的，但在负载短路时流过半导体元件的电流与半导体元件的导通电阻值成反比而变大。即，导通电阻值越小的半导体元件当负载短路时的饱和电流成为越大的电流值。结果，容易由于自发热而发生半导体元件的损坏，所以负载短路时的SiC半导体装置的耐量下降。因此，导通电阻值的降低和负载短路时的SiC半导体装置的耐量提高具有权衡的关系，希望改善该权衡关系，即兼顾低导通电阻和低饱和电流。

对此，在专利文献1中，为了兼顾低导通电阻和低饱和电流，提出了具有使p型基体(base)区域中的沟道附近的部分的杂质浓度与JFET部分的杂质浓度成为不同浓度的MOSFET的SiC半导体装置。在该SiC半导体装置中，在深度方向上对p型基体区域的杂质浓度赋予梯度，在沟道附近，杂质浓度较低，随着朝向下方而杂质浓度变高。在这样的结构中，由于使p型基体区域的杂质浓度在沟道附近较低，所以能够实现低导通电阻。此外，关于p型基体区域中的JFET部分，通过设为希望的杂质浓度，能够使相邻的p型基体区域间的n型漂移层被夹断，能够实现低饱和电流。因而，能够实现SiC半导体装置的低导通电阻和低饱和电流的兼顾。

现有技术文献

专利文献

专利文献1：日本专利第5736683号公报

发明内容

但是，在专利文献1的SiC半导体装置中，为了成为更低饱和电流而得到高耐量，如果使p型基体区域中的JFET部分的杂质浓度较浓、或在JFET部分使相邻的p型基体区域的间隔变窄，则JFET电阻增大。因此，无法兼顾低导通电阻和低饱和电流。

本发明的目的在于，提供能够兼顾低导通电阻和低饱和电流的半导体装置及其制造方法。

在本发明的一技术方案的半导体装置中，具备半导体元件，所述半导体元件包括：第1或第2导电型的基板，由半导体构成；漂移层，形成在基板之上，由与基板相比低杂质浓度的第1导电型的半导体构成；饱和电流抑制层，形成在漂移层之上，具有以一个方向为长度方向而以条状排列有多条的由第2导电型的半导体构成的电场阻挡层、以及以一个方向为长度方向并与电场阻挡层交替地以条状排列有多条的由第1导电型的半导体构成的JFET部；电流分散层，形成在饱和电流抑制层之上，由第1导电型杂质浓度比漂移层高的第1导电型的半导体构成；基体区域，形成在电流分散层之上，由第2导电型的半导体构成；源极区域，形成在基体区域之上，由第1导电型杂质浓度比漂移层高的第1导电型的半导体构成；沟槽栅构造，在从源极区域的表面起形成得比基体区域深的栅极沟槽内具备将该栅极沟槽的内壁面覆盖的栅极绝缘膜和配置在该栅极绝缘膜之上的栅极电极而构成，以相对于上述一个方向交叉的方向为长度方向而以条状排列有多条；层间绝缘膜，将栅极电极及栅极绝缘膜覆盖并形成有接触孔；源极电极，经由接触孔而电连接到源极区域；以及漏极电极，形成在基板的背面侧。在这样的结构中，JFET部为以下结构：在将电场阻挡层贯通并具有使漂移层露出的底面的沟槽内，具有形成在该沟槽的底面及侧面上并且第1导电型杂质浓度比漂移层高的第1层、和形成在第1层之上并且第1导电型杂质浓度比第1层低的第2层。