[发明专利]高深宽比沉积

说明书

本公开内容的实施例总体上涉及在高深宽比结构的表面上沉积保形层的方法以及用于执行这些方法的相关设备。本文所描述的保形层是使用PECVD方法形成的，其中将包括多个高深宽比特征的半导体器件设置在工艺腔室的工艺空间中的基板支撑件上，将气体供应至工艺空间，以及通过脉冲RF功率在工艺空间中产生等离子体，所述RF功率耦合至设置在工艺腔室的工艺空间中的工艺气体。

背景技术

技术领域

本公开内容的实施例总体上涉及在高深宽比结构的表面上沉积层的方法以及用于执行这些方法的相关设备。

背景技术

半导体处理可涉及填充或涂覆高深宽比结构，诸如在半导体器件上形成的沟槽。本文所使用的高深宽比结构是指具有大于4:1的深宽比的结构。随着这些结构的宽度(例如，沟槽宽度)变得更窄和深宽比增加，填充或涂覆这些结构的工艺变得更具挑战性，尤其是在尝试在高深宽比结构之上沉积诸如保形衬垫之类的均匀层时。例如，经常使用介电材料(例如，氮化硅)的保形衬垫来涂覆与存储单元(诸如相变存储单元)相邻的沟槽，所述沟槽可具有大于4:1或甚至大于15:1的深宽比。经常使用等离子体增强化学气相沉积(Plasma-enhanced chemical vapor deposition；PECVD)来在具有的深宽比为3:1或更小的沟槽中沉积保形衬垫，诸如氮化硅衬垫。然而，当结构的深宽比为约3:1或更大时，悬突和不良的阶梯覆盖度越来越成为问题。

图1A示出包括使用常规PECVD方法形成于多个高深宽比特征之上的介电层61的半导体器件50的横截面视图，所述高深宽比特征包括多个沟槽51。图1A所示的半导体器件50包括形成于基板40上的沟槽51和相应的多个分隔结构54。分隔结构54与沟槽51彼此分离。

沟槽51各自包括底部52和一个或多个侧壁53，所述一个或多个侧壁53也形成分隔结构54的侧壁。使用PECVD工艺在沟槽51和分隔结构54之上形成介电层61。介电层61包括形成于沟槽51的底部52上的底部部分62、形成于沟槽51的侧壁53上的侧壁部分63、以及形成于分隔结构54的顶部上的上部部分64。与在沟槽51的底部52上或在侧壁53的下部部分上相比，常规PECVD工艺通常在分隔结构54的顶部上和在侧壁53的上部部分上沉积更多的介电层61的材料。这种不均匀沉积导致不良的阶梯覆盖度，其中介电层61在分隔结构54的顶部处具有厚度66，此厚度66远大于介电层61在沟槽51的底部处的厚度67。这种不均匀沉积还导致介电层61的上部64中的悬突部65，这在相邻的悬突部66彼此相遇时可能阻止介电层61的额外材料在沟槽51中沉积。即使在相邻的悬突部65彼此不相遇时，在分隔结构54的顶部和侧壁53的上部部分处的增加的沉积也会减缓在侧壁53的下部部分和沟槽51的底部52处的沉积。

有时可使用其他方法(诸如原子层沉积(atomic layer deposition；ALD)和热化学气相沉积(chemical vapor deposition；CVD))在诸如沟槽之类的高深宽比结构之上形成均匀层(例如，保形衬垫)，但ALD和热CVD利用高于400℃的温度来形成高品质膜。然而，在相变存储单元的制造期间，通常无法使用高于400℃的温度，相变存储单元的制造因热预算考虑而使用300℃或更低的温度。此外，诸如ALD之类的工艺以比PECVD工艺慢得多的速率沉积层，从而因较低的产量而增加了这些器件的生产成本。因此，需要一种用于在300℃或更低的温度下在高深宽比结构之上形成层的改进的方法和设备。

发明内容

本公开内容的实施例总体上涉及在高深宽比结构的表面上沉积保形层(例如，介电层)的方法以及用于执行这些方法的相关设备。在一个实施例中，提供一种在基板上形成层的方法。所述方法包括：将第一气体和第二气体供应至等离子体腔室的工艺空间，其中将基板设置在工艺空间中的基板支撑件上，并且基板包括具有的深宽比为至少4:1的多个高深宽比结构；和通过以第一脉冲频率激励耦接至等离子体腔室的RF电源，在工艺空间内产生第一气体和第二气体的第一等离子体，从而沉积层的第一部分，其中第一脉冲频率为约1kHz至约100kHz，并且第一脉冲频率具有约10％至约50％的占空比。