[发明专利]具有纳米线的堆叠薄膜晶体管

说明书

公开了薄膜晶体管结构和过程，其包括堆叠纳米线体，以减轻可能在栅极长度缩小到小于100纳米（nm）尺寸时发生的不合期望的短沟道效应，并且降低外部接触电阻。在示例实施例中，所公开的结构采用全环绕栅架构，其中栅极堆叠（包括高k介电体层）包裹在每个堆叠沟道区纳米线（或纳米带）周围以提供改进的静电控制。所得的增加的栅极表面接触面积还提供了改进的传导。附加地，这些薄膜结构可以以纳米线体之间相对小的间隔（例如，1至20 nm）堆叠，以增加集成电路晶体管密度。在一些实施例中，纳米线体可以具有在1至20 nm范围中的厚度以及在5至100 nm范围中的长度。

背景技术

薄膜晶体管（TFT）一般通过在衬底之上沉积有源半导体层以及介电体层的薄膜和金属接触部来被制造。存在许多与TFT相关联的重大性能问题。

附图说明

随着以下详细描述进行，并且在参考附图后，所要求保护的主题的实施例的特征和优点将变得清楚，其中同样的标号描绘同样的部分。

图1A和图1B图示了根据本公开的一些实施例的形成包括堆叠纳米线薄膜晶体管的集成电路（IC）的方法。

图2-13图示了根据一些实施例的示例IC结构，当施行图1A和图1B的方法时形成所述示例IC结构。

图14图示了根据一些实施例的沿着图2中的平面C-C的示例横截面视图。

图15图示了根据本公开的一些实施例的计算系统，利用使用本文中公开的技术而形成的集成电路结构和/或晶体管器件来实现所述计算系统。

通过阅读与本文中描述的各图一起考虑的以下详细描述，将更好地理解本实施例的这些和其他特征。在附图中，可以由同样的标号表示在各种图中被图示的每个相同或几乎相同的部件。为了清楚的目的，可能不是每个部件都在每个附图中被标注。此外，如将领会的，各图不一定按比例绘制也不意图将所描述的实施例限制到所示出的具体配置。比如，虽然一些图一般指示直线、直角和光滑表面，但是在给定制造过程的真实世界限制的情况下，所公开的技术的实际实现方式可能具有不太完美的直线和直角，并且一些特征可能具有表面形貌或者以其他方式是非光滑的。更进一步，附图中的一些特征可以包括图案化和/或阴影的填充，其仅被提供来辅助在视觉上区分不同的特征。简而言之，提供各图仅仅是为了示出示例结构。

尽管将参考说明性实施例来进行以下详细描述，但是所述说明性实施例的许多替换物、修改和变型鉴于本公开将是清楚的。

具体实施方式

公开了薄膜晶体管（TFT）结构以及用于那些结构的制造的过程，其包括堆叠纳米线体，以减轻不合期望的短沟道效应（SCE）并且降低外部接触电阻（Rext）。在示例实施例中，所公开的结构采用全环绕栅（gate-all-around，GAA）架构，其中栅极结构包括包裹在每个堆叠纳米线体周围的高k介电体层和金属栅极层，以提供改进的静电控制。所得的增加的栅极表面接触面积也提供了改进的电传导，如将在下面更详细地解释的那样。附加地，这些薄膜结构可以以纳米线体之间相对小的间隔（例如，在1至20 nm的范围中）堆叠，以增加集成电路上的晶体管密度。在一些实施例中，纳米线体可以具有在1至20 nm范围中的厚度以及在5至100 nm范围中的长度（例如，在源极区与漏极区之间）。在一些实施例中，可以堆叠多达10个或更多个纳米线体，以增加TFT的电流处置能力。鉴于本公开，许多配置和工艺流程将是清楚的。

总体概述

当晶体管器件缩小到包括更小的临界尺寸时，并且特别是当栅极长度减小到100 nm以下（并且尤其是50 nm以下）时，可能出现SCE问题。这些问题典型地包括：例如，从源极区到漏极区的增加的电流泄漏、限制晶体管电流处置能力的降低的接触电阻以及降低切换速度的降级的亚阈值摆动特性（例如，栅极-源极电压与漏极-源极电流的比率）。