[发明专利]数据损坏的安全擦除

说明书

在一些实例中揭示了用于使存储器单元中的数据不可读的NAND存储器装置的快速安全数据破坏的系统、方法、存储器装置和机器可读介质。代替经过所有擦除阶段，所述存储器装置可以通过仅执行所述擦除过程的预编程阶段来移除敏感数据。因此，NAND不执行所述擦除过程的第二和第三阶段。这快得多，并且导致不能重构数据。在一些实例中，因为擦除脉冲实际上未被施加并且因为这只是编程操作，所以可以在每页级处而非如传统擦除中的每块级处使数据不可读。

优先权申请

本申请要求于2017年8月30日提交的第15/691,584号美国专利申请的优先权的权益，其全部内容通过引用并入本文中。

背景技术

存储器装置通常被提供为计算机或其它电子装置中的内部半导体集成电路。有许多不同类型的存储器，其包含易失性和非易失性存储器。

易失性存储器需要电源来维持其数据，并且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等。

非易失性存储器可以在不通电时保持所存储的数据，并且包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM(EPROM)、电阻可变存储器、例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)、磁阻随机存取存储器(MRAM)、或3D XPoint^TM存储器等。

快闪存储器被用作非易失性存储器以用于广泛的电子应用。快闪存储器装置通常包含允许高存储器密度、高可靠性和低电耗的一个晶体管、浮置栅极或电荷捕获存储器单元的一或多个群组。

两种常见类型的快闪存储器阵列架构包含NAND和NOR架构，其以其中布置每个的基本存储器单元配置的逻辑形式命名。存储器阵列的存储器单元通常布置成矩阵。在一个实例中，阵列的行中的每个浮置栅极存储器单元的栅极耦合到存取线(例如字线)。在NOR架构中，阵列的列中的每个存储器单元的漏极耦合到数据线(例如位线)。在NAND架构中，阵列的串中的每个存储器单元的漏极在源极线和位线之间以源极到漏极的方式串联耦合在一起。

通过解码器存取NOR和NAND架构半导体存储器阵列，所述解码器由选择耦合到其栅极的字线来激活特定存储器单元。在NOR架构的半导体存储器阵列中，一旦被激活，所选存储器单元将其数据值置于位线上，从而根据特定单元被编程的状态而导致不同的电流流动。在NAND架构半导体存储器阵列中，将高偏压施加到漏极侧选择栅极(SGD)线。以指定的通过电压(例如Vpass)驱动耦合到每个群组的非选择存储器单元的栅极的字线，以使每个群组的非选择存储器单元作为通过晶体管操作(例如以不受其所存储的数据值限制的方式通过电流)。然后，电流通过每个串联耦合的群组从源极线流到位线，仅受到每个群组的所选存储器单元的限制，将所选存储器单元的当前编码数据值放置在位线上。

NOR或NAND架构半导体存储器阵列中的每个快闪存储器单元可以单独地或共同地编程为一个或许多编程状态。例如，单级单元(SLC)可以代表两个编程状态(例如1或0)中的一者，代表一个数据位。

然而，快闪存储器单元也可以代表两个以上编程状态中的一者，从而允许在不增加存储器单元数目的情况下制造较高密度存储器，因为每个单元可以代表一个以上二进制数字(例如一个以上位)。此类单元可以称为多状态存储器单元、多数位单元或多级单元(MLC)。在某些实例中，MLC可以指每单元可以存储两个数据位(例如四个编程状态中的一者)的存储器单元，三级单元(TLC)可以指每单元可以存储三个数据位(例如八个编程状态中的一者)的存储器单元，并且四级单元(QLC)每单元可以存储四位数据。MLC在本文中以其更广泛的上下文使用，以表示可以在每单元存储一个以上数据位的任何存储器单元(即，其可以代表两个以上编程状态)。