[发明专利]高速缓存器中的零时延预提取

说明书

所描述实例涉及数字数据处理设备中的高速缓存系统，所述数字数据处理设备包含：中央处理单元核心；一级指令高速缓存器；和二级高速缓存器。所述二级高速缓存器中的高速缓存行的大小是所述一级指令高速缓存器中的高速缓存行的大小的两倍。所述中央处理单元核心在需要时经由请求地址请求额外程序指令。在所述一级指令高速缓存器中的未命中(2302)致使二级高速缓存行的上半部中的命中后，所述二级高速缓存器即刻将上半部层级高速缓存行供应到所述一级指令高速缓存器(2309)。在后续二级高速缓存存储器循环上，所述二级高速缓存器将所述高速缓存行的下半部供应到所述一级指令高速缓存器(2310)。此高速缓存器技术因此与普通预提取相比采用较少资源来预提取所述下半部二级高速缓存行。

本发明大体上涉及数字数据处理且更具体地说，涉及对高速缓存器的预提取。

背景技术

常规数字数据处理器以非常快的时钟操作，且通常执行指令的速度比从通用存储器中召回指令的速度快。对将指令提供到数字数据处理器的问题的已知解决方案称为指令高速缓存。数字数据处理系统以物理和计算接近性对需要指令控制的数据要素提供小的快速存储器。此小的快速存储器存储所需指令的子集。数字数据处理器常常循环地工作。如果指令循环的全部或大部分存储在高速缓存器中，那么数字数据处理器可保持以比从通用存储器召回要快的速率用指令馈给。

由于这些高速缓存方案，在实际需要之前确定将使用何指令是有帮助的。这类预提取使得高速缓存器能够存储指令以供在需要时召回。许多预提取技术存在一些问题。预提取请求消耗资源来确定高速缓存器是否已存储待预提取的数据。因此，预提取请求的优先级通常比按需请求的优先级低。

发明内容

实例实施例涉及数字数据处理设备中的高速缓存系统。所述数字数据处理设备包含：中央处理单元核心；一级指令高速缓存器；和二级高速缓存器。所述中央处理单元核心响应于程序指令而执行数据处理操作。所述中央处理单元核心在需要时经由请求地址发出对额外程序指令的指令请求。所述一级指令高速缓存器将程序指令子集暂时存储于一级高速缓存行中。当所述中央处理单元请求请求地址处的指令时，所述一级指令高速缓存器确定其是否将指令存储于所述请求地址处。如果是，那么所述一级指令高速缓存器供应请求的程序指令。如果否，那么所述一级指令高速缓存器将所述请求地址供应到二级高速缓存器以用于类似处置。

二级高速缓存器中的高速缓存行的大小是一级指令高速缓存器中的高速缓存行的大小的两倍。在所述一级指令高速缓存器中的未命中致使二级高速缓存行的上半部中的命中后，所述二级高速缓存器即刻将上半部层级高速缓存行供应到所述一级指令高速缓存器。在后续二级高速缓存存储器循环上，所述二级高速缓存器将所述高速缓存行的下半部供应到所述一级指令高速缓存器。在这些情形下，所述二级高速缓存器包含用于存储此数据的寄存器。

此高速缓存技术在这些情形下充当下半部二级高速缓存行的预提取。此预提取与普通预提取相比采用较少资源。

附图说明

图1说明根据一个实施例的双标量/向量数据路径处理器。

图2说明图1中所说明的双标量/向量数据路径处理器中的寄存器和功能单元。

图3说明全局标量寄存器组。

图4说明由算术功能单元共享的局部标量寄存器组。

图5说明由乘法功能单元共享的局部标量寄存器组。

图6说明由加载/存储单元共享的局部标量寄存器组。

图7说明全局向量寄存器组。

图8说明预测寄存器组。

图9说明由算术功能单元共享的局部向量寄存器组。

图10说明由乘法和相关功能单元共享的局部向量寄存器组。

图11说明根据优选实施例的中央处理单元的管线阶段。